第05章 数字系统的层次结构设计

b = −bn −1 ⋅ 2 n −1 + bn − 2 ⋅ 2 n − 2 + ⋯⋯ + b1 ⋅ 2 + b0 = −bn −1 ⋅ 2 n −1 + (bn − 2 ⋅ 2 n −1 − bn − 2 ⋅ 2 n − 2 ) + ⋯⋯ + (b1 ⋅ 2 2 − b1 ⋅ 2) + (b0 ⋅ 2 − b0 ) = (bn − 2 − bn −1 ) ⋅ 2 n −1 + (bn −3 − bn − 2 ) ⋅ 2 n − 2 + ⋯⋯ + (b0 − b1 ) ⋅ 2 + (0 − b0 )
W P 指 针 修 改
P4：PROCESS (clk' reset) ： BEGIN IF (reset = '1') THE in_full <= '0'； ； ELSIF (clk' EVENT AND clk = '1') THEN FULL IF (rp = wp AND wr = '0' 标 AND rd = '1') THEN 志 in_full <= '1'； ； 产 生 ELSIF ( in_full = '1' AND rd= '0') THEN in_full <= '0'； ； ENDIF； ； ENDIF； ； END PROCESS P4； ；
ARCHITECTURE behav OF fifo IS TYPE memory IS ARRAY (0 TO w-1) OF STD_LOGIC_VECTOR (k-1 DOWNTO 0) ; SIGNAL ram：MEMORY； ： ； SIRNAL wp, rp：INTEGER RANGE 0 TO w-1； ： ； SIGNAL in_full, in_empty：STD_LOGIC； ： ； BEGIN full <= in_full； ； empty <= in_empty； ； dout <= ram (rp);
Pn −1 = [a ]com ⋅ (bn − 2 − bn −1 ) ⋅ 2 n −1 + (bn −3 − bn − 2 ) ⋅ 2 n − 2 + ⋯⋯ + (0 − b0 )
语言构造的硬件算法模型， 用 VHDL语言构造的硬件算法模型 ， 由一系列 语言构造的硬件算法模型 相互关联的进程组成。构造硬件的算法模型， 相互关联的进程组成。构造硬件的算法模型， 实际上就是把描述系统功能的自然语言翻译为 一组进程，每个进程完成不同的功能。 一组进程，每个进程完成不同的功能。 完成这一转换，需要经过下述步骤： 完成这一转换，需要经过下述步骤： （1） 把描述系统功能的自然语言分组，每组 ） 把描述系统功能的自然语言分组， 映射为一个进程或块。 映射为一个进程或块。这实际上隐含了设计的 划分。 划分。 （2） 对每个进程确定激活的条件和进程激活 ） 后的动作。 后的动作。 源代码， （ 3） 写出 ） 写出VHDL源代码， 实现进程激活后的 源代码 动作。 动作。
P5：PROCESS (clk, reset) ： BEGIN IF (reset = '1') THEN in_empty <= '1'； ； ELSIF (clk ' EVENT AND clk = '1') THEN IF ((rp = wp-2 ) OR (rp = w-1 AND wp = 1) OR (rp = w-2 AND wp=0)) AND (rd = '0' AND wr = '1')) THEN in_empty <= '1'； ； ELSIF (in_empty = '1' AND wr = '0') THEN in_empty <= '0'； ； ENDIF； ； ENDIF； ； END PROCESS P5； ； END behav； ；
数 据 写 堆 栈
P2：PROCESS (clk, reset) ： BEGIN IF (reset = '1') THEN rp <= w-1； ； ELSIF (clk ' EVENT AND clk = '1' ) THEN IF (rd = '0' AND in_empty = '0' ) THEN IF (rp = w-1) THEN rp<= 0； ； ELSE rp<= rp +1； ； ENDIF； ； ENDIF； ； END IF； ； END PROCESS P2； ；
FULL EMPTY
FIFO的算法描述 的算法描述
存储器写 满的条件
RP
当WP=RP时，再有 时 效写入一次， 效写入一次，存储器 写满。 写满。
WP
WP
存储器读 空的条件
RP
当RP=WP-2时，再有 时 一次有效的读出， 一次有效的读出，存 储器读空。 储器读空。
根据上述FIFO的功能描述，先进先出堆栈 的功能描述， 根据上述 的功能描述 FIFO需5个功能块组成，即 个功能块组成， 需 个功能块组成 存储器体、 存储器体、 写指针(WP)、 写指针 、 读指针(RP)、 读指针 、 满信号FULL产生逻辑、 产生逻辑、 满信号 产生逻辑 空信号EMPTY逻辑， 逻辑， 空信号 逻辑 这五个功能块用五个进程描述，其中进程P1描 这五个功能块用五个进程描述，其中进程 描 述存储器操作， 描述出栈指针 的计数操作， 描述出栈指针RP的计数操作 述存储器操作，P2描述出栈指针 的计数操作， P3描述进栈指针 描述进栈指针WP的计数操作，P4描述满标志 的计数操作， 描述满标志 描述进栈指针 的计数操作 产生逻辑， 描述空标志产生逻辑 描述空标志产生逻辑。 产生逻辑，P5描述空标志产生逻辑。堆栈的操作 在时钟脉冲CLK的控制下同步进行。 的控制下同步进行。 在时钟脉冲 的控制下同步进行
从而
[a ⋅ b]com = [a ⋅ ((bn−2 − bn−1 ) ⋅ 2 n−1 + (bn−3 − bn−2 ) ⋅ 2 n−2 + ⋯⋯ + (0 − b0 ))]com = [a ⋅ (bn − 2 − bn −1 ) ⋅ 2 n −1 ]com + [a ⋅ (bn −3 − bn −2 ) ⋅ 2 n − 2 ]com + ⋯⋯ + [a ⋅ (0 − b0 )]com = [a ]com ⋅ {(bn −2 − bn −1 ) ⋅ 2 n −1 + (bn −3 − bn −2 ) ⋅ 2 n −2 + ⋯⋯ + (0 − b0 )}
E M P T Y 标 志 产 生
5.1.2 布思一位补码乘法器的算法模型
利用移位和加法，可以实现二进制无符号数的乘法， 利用移位和加法，可以实现二进制无符号数的乘法， 在无符号数乘法的基础上，加上适当的符号处理， 在无符号数乘法的基础上，加上适当的符号处理，很 容易得到带符号数的原码乘法器。但是，在计算机中， 容易得到带符号数的原码乘法器。但是，在计算机中， 带符号数都以补码表示， 带符号数都以补码表示，若采用原码乘法器进行带符 号数的乘法运算， 号数的乘法运算，则首先要将乘数和被乘数转换成原 相乘后再将负的乘积转换成补码， 码，相乘后再将负的乘积转换成补码，致使运算过程 比较复杂。目前， 比较复杂。目前，不少处理器直接采用补码相乘的方 以避免运算过程中的码制转换， 法，以避免运算过程中的码制转换，提高处理器的工 作效率。然而， 作效率。然而，二进制无符号的乘法并不能直接推广 到补码的乘法运算， 到补码的乘法运算，现在比较普遍采用的是布思 （Booth）补码相乘算法。 ）补码相乘算法。
b = −2 n + [b]com − 2 n −1 + bn − 2 ⋅ 2 n −2 + ⋯⋯ + b1 n −3 bn − 2 ⋅ 2 + bn −3 ⋅ 2 + ⋯⋯ + b1 ⋅ 2 + b0 , 当 bn −1 = 0
于是，可以把一个二进制补码的值统一表示为： 于是，可以把一个二进制补码的值统一表示为：
5.1.1 先进先出堆栈（FIFO）的算法模型 先进先出堆栈（ ）
FIFO是一个环行结构的 Din[0:n] 是一个环行结构的 数据存储器，其接口信号 数据存储器 其接口信号 /RD 包括数据输入Din，数据 包括数据输入 ， /WR 输出Dout，一根读控制线 CLK 输出 ， RD和一根写控制线 和一根写控制线WR， ， 和一根写控制线 CLK是时钟信号，此外还 是时钟信号， 是时钟信号 有两根状态信号， 有两根状态信号，存储器 满FULL和存储器空 和存储器空 EMPTY。RD和WR低电 。 和 低电 平有效。 平有效。 Dout [0:n]
P1: PROCESS (clk) BEGIN IF (clk' EVENT AND clk = '1') THEN IF (wr = '0' AND in_full = '0' )THEN ram (wp ) <= din； ； END IF； ； END IF； ； END PROCESS P1； ；
R P 指 针 修 改
P3：PROCESS (clk, reset) ： BEGIN IF (reset = '1') THEN wp<= 0； ； ELSIF (clk ' EVENT AND clk = '0' ) THEN IF (wr = '0' AND in_full = '0')THEN IF (wp = w-1) THEN wp<= 0； ； ELSE wp<= wp +1； ； END IF； ； ENDIF； ； ENDIF； ； END PROCESS P3； ；