quartus2快速入门
QuartusII入门详细教程实例讲解
Quartus II入门详细教程实例讲解写在前面：1.本教程适合以前没有接触过QuartusII开发软件的新手，本教程是基础的入门，后续的学习还得大家自己努力。
2.本教程非常详细手把手带大家入门，网上现存的很多教程，有的过于跳跃，难以跟上；有的遇到错误，但教程没有指出，导致我们不知道怎么做。
3.本教程首先通过简单的仿真实验带大家入门。
VHDL源代码会附在文档最后。
4.本教程使用Quartus II 9.1版本进行演示，其他版本的操作差别不是太大，也可以进行学习。
目录开发软件基本介绍Quartus II一、Ⅱ简介1.1 Quartus工具，支持原理图输入、硬件描EDAAltera公司推出的专业是Quartus Ⅱ硬件描述语言的输入方式是利用类似高级程序的述语言的输入等多种输入方式。
设计方法来设计出数字系统。
开发流程1.2 Quartus ⅡQuartus 需注意的是，软件进行开发的流程如图1.2.1所示。
II 使用QuartusTCL还可以使用命令行模式的批处理脚本进行自动流程控制。
II页16 共页1 第开发流程Ⅱ图1.2.1 QuartusVHDL仿真）3-8二、用译码器的设计介绍QuartusⅡ的基本使用方法（打开软件1.1 所示。
1Ⅱ 9.1图标，打开软件，主页面如图双击桌面安装好的Quartus图1区为菜单栏：软件所有功能的控制选项都可以在其下拉菜单中中，11在图）等快捷方式，compile），编译（找到。
2区为快捷工具栏：提供设置（setting 区为资源管3方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
区为编译及综合的进度栏：编译和综合的时候该窗口可以显示进度，4理窗口。
区为信息栏：编译或者区为工作区。
65当显示100%是表示编译或者综合通过。
综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
页16 共页2 第2.2新建工程运行菜单命令“File->New Project Wizard”，打开新工程向导，首先出现如图2所示的工程向导介绍对话框。
专题3-Quartus-II-软件使用入门
Create a New Project Based on an Existing Project & Settings
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添加文件
添加文件
• Graphic (.BDF, .GDF) • AHDL • VHDL • Verilog • EDIF
注意: • 已经在工程目录下的文件不需要添加 • 如果文件名称和实体名称不同，要添
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文本的设计输入
❖ 文本编辑工具特性 ▪ HDL 文件显示行号 ▪ 预览 HDL语言模板 ▪ 语法颜色 ▪ 编辑文件时, 显示星号标记(*) • 文件保存后星号标记消失
❖ 支持语言 ▪ AHDL (.tdf) ▪ VHDL (.vhd, .vhdl) ▪ Verilog (.v, .vlg, .verilog, .vh)
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HDL 模板
Select Language. Select Template Section. Preview Window Display Section
Menu Bar: Edit Insert Template… or Click on the Shortcut Button
布局与布线
时序分析
生成文件
编
译
仿真
下载
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设计输入方式
❖ Quartus II
▪ 文本编辑器
TopLevel
• AHDL
File
• VHDL
• Verilog
▪ 原理图编辑器 • Block Diagram File
.bdf .gdf
.bsf
.tdf
.vhd
.v
QuartusII软件使用
3.3.2 编译设计文件
• QuartusⅡ编译器旳主要任务是对设计项目进行检验并完毕逻辑综合，
同步将项目最终设计成果生成器件旳下载文件。编译开始前，能够先 对工程旳参数进行设置。
• QuartusⅡ软件中旳编译类型有全编译和分步编译两种。 • 选择QuartusⅡ主窗口Process菜单下Start Compilation命令，或者在
• 安装Altera旳硬件驱动程序。驱动程序存储在QuartusⅡ安
装目录下旳…quartus\drivers文件夹中。驱动安装后才干 将设计成果经过计算机旳通信接口编程下载到目旳芯片中。
3.2 QuartusⅡ软件旳顾客界面
开启QuartusⅡ软件后默认旳界面主要由标题栏、菜单栏、 工具栏、资源管理窗口、编译状态显示窗口、信息显示窗口和 工程工作区等部分构成。
2、适配（Fitter） ：在适配过程中，完毕设计逻辑器件中 旳布局布线、选择合适旳内部互连途径、引脚分配、逻辑元件 分配等，相应旳菜单命令是QuartusⅡ主窗口Process菜单下 Start\Start Fitter ；（注：两种编译方式引脚分配有所区别 ）
编译设计文件（续2）
3、编程（Assembler） ：产生多种形式旳器件编程映像文件 ， 经过软件下载到目旳器件当中去，应旳菜单命令是QuartusⅡ主窗口 Process菜单下Start\Start Assembler ；
仿真设计文件（续5）
3、编辑输入信号
编辑输入信号是指在波形编辑器中指定输入节点旳逻辑电平变化， 编辑输入节点旳波形。
在仿真编辑窗口旳工具栏中列出了多种功能选择按钮，主要用于绘 制、编辑波形，给输入信号赋值。 详细功能如下：
：在波形文件中添加注释； ：修改信号旳波形值，把选定区域旳波形更改成原值旳相反值； ：全屏显示波形文件； ：放大、缩小波形； ：在波形文件信号栏中查找信号名，能够快捷找到待观察信号； ：将某个波形替代为另一种波形； ：给选定信号赋原值旳反值； ：输入任意固定旳值； ：输入随机值
集成开发平台QuartusII操作基础课件
根据设计需求，配置项目设置，如选择目标器件、设 置编译选项等。
设计版本控制
初始化版本控制
在Quartus II中初始化版本控制系 统（如Git），以便跟踪和管理设 计文件的历史版本。
提交更改
在完成设计修改后，提交更改到 版本控制系统，记录更改内容和 提交者信息。
查看版本历史
通过版本控制系统查看设计文件 的历史版本，以便进行回滚或比 较不同版本之间的差异。
集成开发平台Quartus II操作基础 课件
• Quartus II软件安装与配置 • 设计输入与编译 • 引脚分配与布局 • 时序仿真与调试 • 硬件编程与配置 • 项目管理与版本控制
01
Quartus II软件安装与配置
安装步骤
下载Quartus II安装程序
访问Altera官网，根据操作系统选择对应的版本下载。
输标02入题
在Quartus II中，可以通过“Program Device”菜单 选择USB Blaster编程方式，并设置相应的参数，如 编程文件、编程方式、编程地址等。
01
03
在进行USB Blaster编程时，需要注意芯片的安全操 作电压和电流范围，以及编程数据的校验和错误处理
。
04
USB Blaster编程通常需要使用Altera提供的USB Blaster驱动程序，以便将FPGA芯片与计算机连接起 来。
FPGA配置模式选择
Quartus II提供了多种FPGA配置模式， 如快速配置、全局配置和分布式配置等 。
在Quartus II中，可以根据实际需求选 择合适的配置模式，并设置相应的参数 ，如配置方式、配置地址等。
分布式配置适用于将多个配置文件分布 在FPGA的不同区域的情况，以实现灵活 的硬件设计。
第七章QUARTUSII入门指南
第七章QUARTUSII⼊门指南第七章 QUARTUS II ⼊门指南7.1 QUARTUS II软件简介7.2 QUARTUS II基本设计流程7.3 原理图输⼊设计⽅法7.4 嵌⼊式逻辑分析仪SignalTap II的使⽤7.5 宏功能模块的应⽤7.1 QUARTUS II软件简介Quartus II是Altera公司推出的CPLD/FPGA开发⼯具，Quartus II提供了完全集成且与电路结构⽆关的开发包环境，具有数字逻辑设计的全部特性，包括：可利⽤原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保存为设计实体⽂件；芯⽚（电路）平⾯布局连线编辑；LogicLock增量设计⽅法，⽤户可建⽴并优化系统，然后添加对原始系统的性能影响较⼩或⽆影响的后续模块。
7.1.1 QUARTUS II基本特点功能强⼤的逻辑综合⼯具；完备的电路功能仿真与时序逻辑仿真⼯具；定时/时序分析与关键路径延时分析；可使⽤SignalTap II逻辑分析⼯具进⾏嵌⼊式的逻辑分析；⽀持软件源⽂件的添加和创建，并将它们链接起来⽣成编程⽂件；使⽤组合编译⽅式可⼀次完成整体设计流程；⾃动定位编译错误；⾼效的期间编程与验证⼯具；可读⼊标准的EDIF⽹表⽂件、VHDL⽹表⽂件和Verilog⽹表⽂件；能⽣成第三⽅EDA软件使⽤的VHDL⽹表⽂件和Verilog⽹表⽂件。
7.1.2 QUARTUS II系统安装1、QUARTUS II安装Quartus II 系统要求较⾼的系统配置，配置过低将使得编译过程⼗分缓慢。
对于安装Quartus II 7.2版本的系统必须满⾜以下最低要求：z硬件：运⾏速度为866MHz或更快Pentium III 以上计算机，系统内存容量⼤于256M。
z操作系统：Microsoft Windows 2000或Microsoft Windows XP。
安装QuartusII 之前建议浏览⼀下安装⽂件夹下的帮助⽂件及注意事项。
Quartus II入门篇(基本操作)
例化顶层文件名
一个工程实例Verilog_ex2
时序约束：点击 会新建".sdc文件"，这种文件可以编写一些脚本，进行时序 约束。 依次点击 ，当点击Read SDC File后，
可以点击Constrains 会有很多约束选项，用户也可以通过编 写脚本，自定义时序约束。 eg: creat clk 最后点击Write SDC File 如果时序约束条件未达成会在Critical Warning中警告
需对未使用的管脚设置，以防警告
Assignments→Device →Device and Pin Options→Unused Pins→As input tristated
一个工程实例Verilog_ex2 工程文件Verilog_ex2的路径： C:\Users\Administrator\FPGA_workspace，注意不能有 中文。 仿真：（1）下载安装ModelSim-Altera或ModelSim，然 后确定路径Tools → Options→ General→ EDA Tool Options；（2）Processing→start→start Test Bench Template Writer会在“simulation”的“modelsim”文件夹下 得到".vt"的一个文件，编写得到Test Bench ；（3） Assignments→Settings→Simulation→Test Benches → New（按下图设置）；（4）Tools→Run EDA Simulation Tool→EDA RTL Simulation；
creatclk最后点击writesdcfile如果时序约束条件未达成会在criticalwarning中警告设计完以后需要管脚分配可以assignmentspinplanner管脚分配将管脚直接拖动到芯片对应管脚分布图的标识上也可以直接在location上直接输入管当所有工作完成以后可以点击下载程序或者点击task下的programdevice
Quartus_II使用教程-完整实例
Quartus Ⅱ入门教程（一个Verilog 程序的编译和功能仿真）Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
●快捷工具栏：提供设置（setting ），编译（compile）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
第二步：新建工程（file>new Project Wizard1 工程名称：2添加已有文件（没有已有文件的直接跳过next ）3 选择芯片型号（我们选择MAX3000A 系列下的EPM3256AQC208-10芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）5 工程建立完成（点finish ）第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
第四步：编写程序以实现一个与门和或门为例，Verilog描述源文件如下：module test(a,b,out1,out2);input a,b;Output out1,out2;assign out1=a&b;assign out2=a | b;endmodule然后保存源文件；第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））点击确定完成语法检查第六步：（锁定引脚，点击工具栏的（pin planner ））(注：如果不下载到开发板上进行测试，引脚可以不用分配)双击location各个端口的输入输出第七步：整体编译（工具栏的按钮（start Complilation））第八步：功能仿真（直接利用quratus进行功能仿真）1将仿真类型设置为功能仿真（Assignments>setting>Simulator Settings>下拉>Function）2 建立一个波形文件：（new>Vector Waveform File ）然后导入引脚（双击Name 下面空白区域>Node Finder>list>点击）：接下来设置激励信号（单击>选择>Timing>Multiplied by 1）设置b 信号源的时候类同设置a 信号源，最后一步改为然后要先生成仿真需要的网表（工具栏processing>Generate Functional Simulation Netlist）接下来开始仿真（仿真前要将波形文件保存，点击工具栏开始仿真）：实用标准文案文档观察波形，刚好符合我们的逻辑。
实验一_QuartusII的使用
实验一_QuartusII的使用引言：Quartus II是一款由美国Intel公司开发的FPGA设计软件，广泛应用于数字集成电路设计和原型验证。
本实验将介绍Quartus II的基本使用方法，包括项目创建、设计输入、约束设置、编译与仿真等。
一、环境准备二、项目创建1.启动Quartus II软件，选择"File" -> "New Project Wizard"创建新项目。
在弹出的对话框中，选择项目的存储位置和名称，并选择合适的目标设备和设计流程。
点击"Next"进入下一步。
2.在第二步中，选择项目的项目类型和是否要添加预定义的IP （Intellectual Property）核。
IP核是现成的、可重用的模块，可以简化设计。
根据自己的需求进行选择，点击"Next"。
3.在第三步中，选择顶层设计文件的命名，并点击"Next"。
5.在第五步中，对项目的设置进行回顾，并点击"Finish"完成项目创建。
三、设计输入1.双击项目中的顶层设计文件，打开Design Entry工具。
在Design Entry工具中，可以通过图形界面或者Verilog/VHDL语言进行设计输入。
a.如果选择使用图形界面，可以在左侧工具栏中选择需要的元件，然后在设计区域中拖拽放置，最终形成需要的电路结构。
b.如果选择使用Verilog/VHDL语言，可以在设计区域中输入相应的代码，然后进行语法检查。
2.在设计完成后，可以使用编译按钮对设计进行编译。
编译过程中，Quartus II会对设计进行分析、优化和进行布线等操作，生成逻辑网表。
四、约束设置1.双击项目中的顶层设计文件，打开Design Constraints工具。
在Design Constraints工具中，可以设置时钟频率、信号约束、引脚约束等。
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Quartus软件急速入门教程
1. 以二输入与门电路为例，介绍在Quartus II环境下的编程开发流程
(1) 启动Quartus II。
启动QuartusII可以看到主界面由四部分构成：工程导向窗口、状态窗口、信息窗口和用户区。
如图1.1所示。
图1.1、QuartusII基本界面
(2) 利用向导，建立一个新项目。
在File菜单中选择New Project Wizard...选项启动项目向导。
Step1：如图1.2所示，分别指定创建工程的路径，工程名和顶层文件名。
工程名和顶层文件可以一致也可以不同。
一个工程中可以有多个文件，但只能有一个顶层文件。
这里我们将工程名取为：simple，顶层文件名取为and2_gate。
图1.2、QuartusII项目名称、路径、顶层文件设定窗口
Step2：点击Next>按钮，页面二是在新建的工程中添加已有Verilog HDL文件的，本实验不需做任何操作。
Step3：点击Next>按钮，进入页面三，完成器件选择。
器件的选择是和实验平台的硬件相关的，根据我们的实验开发板，它使用的是MAX II系列型号为EPM1270T144C5的器件，封装为TQFP，管脚数144，速度等级为5，通过这些条件的限制，我们可以很快地在可选器件框（Available device）中找到相应的器件，如图1.3所示。
图1.3、QuartusII中器件选择窗口
Step4：后面两步分别是对EDA工具的设定和工程综述，都不作任何操作。
点击Finish完成工程创建。
工程综述界面如图1.4所示。
图1.4、QuartusII项目设定完成综述窗口
(3) 新建一个Verilog HDL文件。
Quartus II中包含完整的文本编辑程序（Text Editor），在此用Verilog HDL 来编写源程序。
新建一个Verilog HDL文件，可以通过快捷按钮，或快捷键Ctrl+N，或直接从File菜单中选择New...都可以，弹出页式对话框后选择Device Design Files页面的Verilog HDL File，点击OK按钮。
(4) Verilog HDL程序输入。
在用户区Verilog HDL文件窗口中输入源程序，保存时文件名与实体名保持一致。
module and2_gate(a,b,c);
input a,b;
output c;
assign c=a & b;
endmodule
(5) 对源程序进行语法检查和编译。
使用快捷按钮，对以上程序进行分析综合，检查语法规范；如果没有问题则编译整个程序，使用。
如果出现问题，则对源程序进行修改，直至没有问题为止。
(6) 仿真。
Quartus II内置波形编辑程序（Waveform Editor）可以生成和编辑波形设计文件，从而设计者可观察和分析模拟结果。
Quartus II中的仿真包括功能仿真和时序仿真，功能仿真检查逻辑功能是否正确，不含器件内的实际延时分析；时序仿真检查实际电路能否达到设计指标，含器件内的实际延时分析。
两种仿真操作类似，只需在Tools菜单中选择Simulater Tool，在其Simulater mode中进行选择即可，如图1.5所示。
图1.5、QuartusII项目仿真设定窗口
现以时序仿真为例，介绍仿真的具体操作过程：
Step1、新建一个波形文件：该过程与新建Verilog HDL文件类似，只是在弹出页式对话框后选择Other Files页面的Vector Waveform File。
Step2、在波形文件中加入所需观察波形的管脚：在Name中单击右键，选择Insert Node or bus...选项，出现Insert Node or bus对话框，此时可在该对话框的Name栏直接键入所需仿真的管脚名，也可点击Node Finder...按钮，将所有需仿真的管脚一起导入。
Node Finder对话框如图1.6所示。
图1.6、QuartusII建立待仿真文件时的管脚及内部信号选择窗口在Pins下拉列表框中选择合适的选项，点击List按钮，将所需仿真的管脚移至Select Noder框中。
点击OK进入波形仿真界面。
Step3、给输入管脚指定仿真波形：分别选中输入管脚，使用波形编辑器：
对其输入波形进行编辑。
最后保存波形文件，如图1.7所示。
图1.7、QuartusII中编辑完成的待仿真波形文件
Step4、点击按钮，进行波形仿真，仿真结果如图1.8所示。
图1.8、QuartusII仿真产生的实际工作波形
(7) *.pof 文件的生成。
实验板上MAXII器件使用的是JTAG下载方式，因此必须将源文件转化为*.pof 结尾的下载用数据流文件，以供后续下载到芯片中使用。
*.pof 文件的生成可分为两步：
图1.9、QuartusII项目管理中的管脚分配窗口
Step1、分配管脚：选择Assignment菜单的pins选项，进入管脚分配界面。
在管脚分配之前确定类别栏按钮，管脚过滤栏和分色显示按钮都处于有效状态，按下类别栏的Pin按钮。
管脚分配也与实际电路密切相关，在该程序中，两输入与门的两个输入引脚可指定为拨动开关的两个拨键1和2，即对应着MAX II芯片的38、39管脚，输出引脚可指定为LED灯D1，即对应MAX II芯片的131管脚。
在Node Filter栏中单击右键，选择Node Finder...选项，选中所有输入输出管脚。
在管脚分配栏中，将程序中的输入输出脚分配到MAX II的管脚上，并保存，如图1.9所示。
Step2、编译：使用进行整体编译，系统将自动生成*.pof文件。
(8) 下载。
实验电路板接5V电源，确保其供电正常；连接下载电缆；点击进入下载界面。
点击Add File...加入下载数据流文件and2_gate.pof，进行下载。
如图1.10
所示。
点击Start按钮开始下载。
图1.10、QuartusII项目下载管理窗口。