DDR的基础知识
(完整版)DDR基本原理
目录1存储器 (2)1.1存储器分类 (2)1.2RAM（Randm Access Memory随机存取存储器） (2)1.3SRAM （Static RAM静态RAM） (3)1.4DRAM（Dynamic RAM动态RAM） (3)1.5SDRAM（Synchronous Dynamic Random Access Memory同步动态随机存储器） (3)1.6DDR SDRAM（Double Data Rate SDRAM双倍速率同步动态随机存储器） (3)1.7RDRAM (3)2SDRAM 内存模组 (4)2.1物理Bank (4)2.2芯片位宽 (5)3SDRAM内部结构 (6)3.1逻辑 Bank (6)3.2内存容量 (8)3.3DIMM设计 (8)4引脚定义 (9)5基本操作与时序 (11)5.1芯片初始化 (11)5.2行选址 (12)5.3列选址与读写命令 (13)5.4读操作 (14)5.5写操作 (16)5.6突发长 (17)5.7预充电 (19)5.8刷新 (21)5.9数据掩码 (22)5.10形象的例子 (23)6DDR SDRAM (26)6.1DDR 基本原理 (26)6.2DDR SDRAM 与 SDRAM 的不同 (28)6.3差分时钟 (29)6.4数据选取脉冲（DQS） (29)6.5写入延迟 (32)6.6突发长度与写入掩码 (33)6.7延迟锁定回路（DLL） (34)DDR系统学习资料1存储器存储器是计算机系统中的记忆设备，用来存放程序和数据，是计算机系统中不可或缺的组成部分。
计算机中的全部信息，包括输入的原始数据、计算机程序、中间运行结果和最终运行结果都保存在存储器中。
1.1存储器分类按读写功能可分为ROM和RAM1.2RAM（Randm Access Memory随机存取存储器）主要特点：(1) 随机存取当存储器中的消息被读取或写入时，所需要的时间与这段信息所在的位置无关。
内存条的基础知识
内存条的基础知识接口类型，是根据内存条金手指上导电触片的数量来划分的。
金手指上的导电触片，也习惯称为针脚数(Pin)。
因为不同的内存采用的接口类型各不相同，而每种接口类型所采用的针脚数各不相同。
下面就让小编带你去看看关于内存条的基础知识吧，希望能帮助到大家!内存知识详解：接口类型1、金手指金手指(connecting finger)是内存条上与内存插槽之间的连接部件，所有的信号都是通过金手指进行传送的。
金手指由众多金黄色的导电触片组成，因其表面镀金而且导电触片排列如手指状，所以称为“金手指”。
金手指实际上是在覆铜板上通过特殊工艺再覆上一层金，因为金的抗氧化性极强，而且传导性也很强。
不过，因为金昂贵的价格，目前较多的内存都采用镀锡来代替。
从上个世纪 90 年代开始，锡材料就开始普及，目前主板、内存和显卡等设备的“金手指”，几乎都是采用的锡材料，只有部分高性能服务器/工作站的配件接触点，才会继续采用镀金的做法，价格自然不菲。
内存的金手指内存处理单元的所有数据流、电子流，正是通过金手指与内存插槽的接触与 PC 系统进行交换，是内存的输出输入端口。
因此，其制作工艺，对于内存连接显得相当重要。
2、内存插槽最初的计算机系统，通过单独的芯片安装内存，那时内存芯片都采用 DIP(Dual ln-line Package，双列直插式封装)封装，DIP 芯片是通过安装在插在总线插槽里的内存卡与系统连接，此时还没有正式的内存插槽。
DIP 芯片有个最大的问题，就在于安装起来很麻烦，而且随着时间的增加，由于系统温度的反复变化，它会逐渐从插槽里偏移出来。
随着每日频繁的计算机启动和关闭，芯片不断被加热和冷却，慢慢地芯片会偏离出插槽。
最终导致接触不好，产生内存错误。
内存插槽早期还有另外一种方法，是把内存芯片直接焊接在主板或扩展卡里，这样有效避免了DIP 芯片偏离的问题，但无法再对内存容量进行扩展，而且如果一个芯片发生损坏，整个系统都将不能使用，只能重新焊接一个芯片或更换包含坏芯片的主板。
DDR系列基础知识讲解
特性分析
DDR 延迟锁定回路（DLL）的任务是根据外
部时钟动态修正内部时钟的延迟来实现 与外部时钟的同步； DLL有时钟频率测量法（CFM，Clock Frequency Measurement）和时钟比较法 （CC，Clock Comparator）； CFM是测量外部时钟的频率周期，然后 以此周期为延迟值控制内部时钟，这样
个引脚上接有240欧姆的低公差参考电阻， 新增裸露SRT（Self-Reflash Temperature） 可编程化温度控制存储器时钟频率功能， 新增PASR（PartialArray Self-Refresh）局 部Bank刷新的功能，可以说针对整个存 储器Bank做更有效的数据读写以达到省 电功效；
在DDR SDRAM中指连续传输的周期数；
名词解析
AL：Additive Latency，附加潜伏期 （DDR2）；
WL：Write Latency，写入命令发出到第一 笔数据输入的潜伏期；
tRAS:Active to Precharge Command，行有 效至预充电命令间隔周期；
tDQSS：WRITE Command to the first corresponding rising edge of DQS，DQS
和降额
tDS(total setup time)=tDS(base)+ tDS
tDH(total hold time)=tDH(base)+ tDH
未来展望
内存产品不单单是容量上的提升，未来 还将在频率上有着长足的进步。因为从 之前JEDEC固态技术协会宣布DDR4内存 标准关键技术中，可以看到未来DDR4内 存的频率将突破5000MHz.
从DDR的前世与今生入手,关于存储的基础知识,你又知道多少呢？
从DDR的前世与今生入手，关于存储的基础知识，你又知道多少呢？DDR SDRAM全称为Double Data Rate SDRAM，中文名为双倍数据率SDRAM。
DDR是在原有的SDRAM的基础上改进而来，严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR。
说到这里，很多人可能会问SDRAM、DRAM、SRAM或者RAM、ROM到底是什么鬼，怎么区别的？小编还是来简单普及下关于存储的基础知识吧。
ROM和RAM指的都是半导体存储器，ROM是只读存储器（Read-Only Memory）的简称，是一种只能读出事先所存数据的固态半导体存储器，其特性是一旦储存资料就无法再将之改变或删除。
通常用在不需经常变更资料的电子或电脑系统中，资料并且不会因为电源关闭而消失。
RAM是Random Access Memory的缩写，即随机存储器，随机是指数据不是线性依次存储，而是自由指定地址进行数据读写，通俗来说就是可以以任何顺序访问，而不管前一次访问的是哪一个位置。
ROM在系统停止供电的时候仍然可以保持数据，而RAM 通常都是在掉电之后就丢失数据，典型的RAM就是计算机的内存。
RAM又分两大类，一种称为静态RAM（StaTIc RAM/SRAM），是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据，也就是说加电情况下，不需要刷新，数据不会丢失。
SRAM速度非常快，是早期读写最快的存储设备了，但是SRAM也有它的缺点，即它的集成度较低，相同容量的内存需要很大的体积，且功耗较大；同时它也非常昂贵，所以只在要求很苛刻的地方使用，譬如CPU的一级缓存，二级缓存。
另一种称为动态RAM（Dynamic RAM/DRAM），DRAM 只能将数据保持很短的时间，为了保持数据，DRAM使用电容存储，所以必须隔一段时间刷新（refresh）一次，如果存储单元没有被刷新，存储的信息就会丢失（关机就会丢失数据）；它的速度也比SRAM慢，不过它还是比任何的ROM都要快，但从价格上来说DRAM相比SRAM要便宜很多，计算机内存就是DRAM的。
DDR3基础知识介绍PPT
P-3DDR DDR DDR相關概念相關概念DDR差分时钟的作用:CK 反相的CK#保证了触发时机的准确性1 2 3 4 5 6 7 8 901. 內存總容量P-6 邏輯邏輯BANK (Logical Bank,簡稱(SPD中也有)Spec中会有如下表示,就说明每个单元格中的数据为8bit.芯片位寬内存芯片一次传输的数据量就是芯片位宽(單位bit).一个L-bank的總单元数=芯片初始化充电/刷新/模式寄存器(MR，Mode Register)的设置，简称MRS 片选/L-bank 选址/行地址CL(CAS Latency CL(CAS Latency，，CAS CAS 潜伏期潜伏期潜伏期):):CAS 与读取命令发出到第一笔数据输出的这段时间,被定义为CL 的单位与tRCD一样,为时钟周期数,可用BIOS在MRS阶段设置,也需在spec 范围内.列地址/读写命令 读 写在发出写入命令后,DQS 与\写入数据要等一段时间才会送达,这个周期被称为DQS 相对于写入命令的延迟时间(tDQSS , WRITE Command to the first corresponding rising edge of DQS)突发(Burst)是指在同一行中相邻的存储单元连续进行数据传输的方式，连续传输所涉及到存储单元(列)的数量就是突发长度(Burst Lengths ，简称BL) ,Spec 中标识如下:8bit pre-fetch 技术PC3L-12800DDR3L 16008bit pre-fetchP-1414108 BankMR 时钟行/列有效片选写有效RST 行/列地址Bank 地址648DQ[7:0]CLK EA测试表P-16CLK EA测试表1.Vix 定义:差分输入交叉点电压相对于VDD/2 之间的电压差.2.Jitter 定义:Period Jitter是多个周期内对时钟周期的变化进行统计与测量的结果.CLK EA测试表3. Slew Rate (V/ns):单位时间内(这里是指1ns),上升或下降的电压值.DDRDDR--EAName\ Spec.Vmax.(v)Rising slewrate(0.925v ~0.75v)Vmin.(v)Falling slewrate(0.75v ~0.575v)Vih(Ringback)Vil(Ringback)Setup Time Hold Time寻址EA测试表寻址EA测试表1.Vih /VilVihVilDDR--EADDR寻址EA测试表2. Setup/Hold Time:保持时间是指触发器的时钟信号上升沿到来以后,数据稳定不变的时间.Data测试表说明芯片密度数据速率P-231.容量增加的原因:3DS（3-Dimensional Stack，三维堆叠）技术,的允许下,堆叠封装能够大大实现产品小型化.在DDR4上,堆叠封装主要用TSV 4GB 1Rx8 PC3L-12800S-11-13-B34GB 1Rx8 512M x 64-Bit DDR3L-1600CL11 204-Pin SODIMM DDR3DDR3與與DDR43.芯片区组DDR3 1颗内存芯片Bank 数量一般为8,4.延迟锁定回路(DLL)DDR SDRAM 有两个时钟,一个是外部的总线时钟,一个是内部的工作时钟,在理时钟频率测量法CFM时钟比较法CC5.片内终结（ODT，On-Die Termination）所谓的终结,就是让信号被电路的终端被吸收掉,而不会在电路上形成反射,主要由一排终结电阻构成,可有效減小反射/信噪比,ODT 就是将电阻移植到了芯片内部.P-25 SPD : Serial Presence Detect,内存内部讯号检测装置Byte Number 0Byte Number 16Byte Number32注1.SPD字节数通常为128或176字节。
[转]DDR3基础知识介绍
![[转]DDR3基础知识介绍](https://img.taocdn.com/s3/m/dc8e1a3eb5daa58da0116c175f0e7cd1842518ef.png)
[转]DDR3基础知识介绍本⽂转⾃：1，DDR3基本内容介绍1.1，DDR3简介DDR3全称double-data-rate 3 synchronous dynamic RAM，即第三代双倍速率同步动态随机存储器。
所谓同步，是指DDR3数据的读取写⼊是按时钟同步的；所谓动态，是指DDR3中的数据掉电⽆法保存，且需要周期性的刷新，才能保持数据；所谓随机存取，即可以随机操作任⼀地址的数据；所谓double-data-rate，即时钟的上升沿和下降沿都发⽣数据传输。
DDR3读取速度是SDRAM的8倍，为什么呢？这⾥不是太懂，也⼀直没懂，因为感觉⽹上的资料都有问题，官⽅的DDR3⼿册也没有介绍这点。
不过官⽅⼿册讲到DDR3采⽤8n prefetch技术，数据在存储矩阵和IO⼝之间有⼀个类似于FIFO的缓存结构。
以16bit位宽的ddr3来说，存储矩阵与这个fifo的接⼝就为8*16bit = 124bit。
那么问题来了，要实现最终的8倍传输，由于上下沿都采样，时钟可以扩展为原来的2倍；那么剩下的4倍就需要IO⼝频率来提⾼了；那么对于存储矩阵与fifo的接⼝的时钟是多少呢？这就不知道了，按照⽹上说的核⼼频率（为IO频率的1/4）的说法，那就需要数据线128根，这可能吗？不过这会不会也是单⽚ddr3位宽不能太⾼的原因？问题先留在这⾥，以后懂了在来解答。
以micron的MT41K256M16TW-107为例，MT41K为型号，256M16表⽰⼤⼩为256M*16 = 4Gb，TW为96pin BGA封装，-107为速度等级（时钟1.07ns，933Mhz，速度1866MT/s），平常说的DDR3 1333也就是指1s内传输1333次数据。
该DDR3是8Bank配置，即BA[2:0]；数据位宽配置为16bit；⾏地址A[14:0]，列地址A[9:0]，那么算下来正好4Gb。
不过需要注意，由于8n prefetch，列地址A[2:0]实际上并不使⽤，因为存储矩阵中⼀个单元（CELL）为128bit，即⼀个Bank内是按32768*128*128划分的，如下图所⽰。
DDR的基础知识
DDF的基础知识i.电源DDR的电源可以分为三类：主电源VDD和VDDQ ,主电源的要求是VDDQ=VDD , VDDQ是给10buffer供电的电源，VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用。
有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。
电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。
电源电压的要求一般在±5%以内。
电流需要根据使用的不同芯片，及芯片个数等进行计算。
由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个100 nF〜10 nF 的小电容滤波。
参考电源Vref，参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2 ，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。
由于Vref —般电流较小，在几个mA〜几十mA的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离Vref管脚比较近，紧密的跟随VDDQ 电压，所以建议使用此种方式。
需要注意分压用的电阻在100〜10K 均可，需要使用1%精度的电阻。
Vref参考电压的每个管脚上需要加10nF的点容滤波，并且每个分压电阻上也并联一个电容较好。
VTT为匹配电阻上拉到的电源，VTT=VDDQ/2 。
DDR的设计中，根据拓扑结构的不同, 有的设计使用不到VTT，如控制器带的DDR 器件比较少的情况下。
如果使用VTT，则VTT 的电流要求是比较大的，所以需要走线使用铜皮铺过去。
并且VTT 要求电源即可以吸电流，又可以灌电流才可以。
一般情况下可以使用专门为DDR 设计的产生VTT 的电源芯片来满足要求。
而且，每个拉到VTT的电阻旁一般放一个10Nf〜100nF 的电容，整个VTT电路上需要有uF 级大电容进行储能。
一般情况下，DDR 的数据线都是一驱一的拓扑结构，且DDR2 和DDR3 内部都有ODT 做匹配，所以不需要拉到VTT 做匹配即可得到较好的信号质量。
电脑基础知识：内存条知识大全，看完小学生都了解
电脑基础知识：内存条知识⼤全，看完⼩学⽣都了解⼀、基础知识1、定义、作⽤内存条⼜叫随机存取存储器，是⼀种存储技术，但是和硬盘存储不同，内存条⼀断电，那么所有数据都会丢失。
由于CPU处理器速度很快，⽽硬盘读写速度完全跟不上CPU的速度，即使是固态硬盘也⼀样，所以⼀个急着⽤，⼀个慢吞吞，因此就需要⼀个中间者来帮忙，这就是内存条，硬盘中的数据可以先传输到内存条保存着，如果CPU需要，那么可以直接从内存条中快速读取，相反的，CPU快速处理完后，先放到内存条中，再由内存条慢慢放进硬盘⾥。
有了内存条这个媒介，CPU和硬盘间的数据传输会加快很多。
2、容量容量就是能存储多少数据了，容量越⼤，存储数据越多，意味着你能同时运⾏更多的程序，如果程序数据太多，内存条容量满了，那么CPU会直接从硬盘拿数据，这就是为什么当我们看到内存容量99%或100%后，电脑⼏乎卡死的原因。
容量不是你想加多少就加多少的，⼀台电脑能放多少容量的内存条，取决于主板，所以要清楚主板最⼤⽀持的内存条容量。
3、颗粒内存条上⾯那些⿊⾊⼩块就是内存条颗粒，主流颗粒⼚商为三星、海⼒⼠、美光，颗粒在⽣产的时候有好有坏，好的拿来做⾼端内存条，坏的拿来做普通内存条。
颗粒怎么看好坏？外观是看不出来的，可以通过频率和时序作为⼀个简单判断。
4、频率、时序频率上，现有内存条频率集中在2000MHz到3000MHz之间，当然还有更⾼的，内存条频率越⾼，CPU对内存进⾏读写的时候速度越快，当然这个'快'字不是说从拖拉机变超跑，⽽是同⼀辆拖拉机拉的货变多。
但是货多了，如果装货的速度还是那么慢，那么其实内存条频率变⾼似乎也没什么⽤，因为装货的时间就更长了，把货拉到⽬的地的时间也因此变得更长，所以这时候就需要时序。
时序就是装货的效率，时序CL越⼩，那么装货效率越⾼，更快的把货装好，并且⼀次性运送⼤量的货物，那么这个内存条的整体速度才能变得更快。
现在的普通DDR4内存，以2400MHz为例，时序在15-17左右，如果颗粒更好，那么频率可以达到3000MHz以上，时序可以低到12。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
DDR的基础知识
1.电源
DDR的电源可以分为三类：
主电源VDD和VDDQ，
主电源的要求是VDDQ=VDD，VDDQ是给IO
buffer供电的电源，VDD是给但是一般的使用中都是把VDDQ和VDD合成一个电源使用。
有的芯片还有VDDL，是给DLL供电的，也和VDD使用同一电源即可。
电源设计时，需要考虑电压，电流是否满足要求，电源的上电顺序和电源的上电时间，单调性等。
电源电压的要求一般在±5%以内。
电流需要根据使用的不同芯片，及芯片个数等进行计算。
由于DDR的电流一般都比较大，所以PCB设计时，如果有一个完整的电源平面铺到管脚上，是最理想的状态，并且在电源入口加大电容储能，每个管脚上加一个100nF~10nF的小电容滤波。
参考电源Vref，
参考电源Vref要求跟随VDDQ，并且Vref=VDDQ/2，所以可以使用电源芯片提供，也可以采用电阻分压的方式得到。
由于Vref一般电流较小，在几个mA~几十mA的数量级，所以用电阻分压的方式，即节约成本，又能在布局上比较灵活，放置的离Vref管脚比较近，紧密的跟随VDDQ电压，所以建议使用此种方式。
需要注意分压用的电阻在100~10K均可，需要使用1%精度的电阻。
Vref参考电压的每个管脚上需要加10nF的点容滤波，并且每个分压电阻上也并联一个电容较好。
用于匹配的电压VTT(TrackingTermination Voltage)
VTT为匹配电阻上拉到的电源，VTT=VDDQ/2。
DDR的设计中，根据拓扑结构的不同，有的设计使用不到VTT，如控制器带的DDR器件比较少的情况下。
如果使用VTT，则VTT的电流要求是比较大的，所以需要走线使用铜皮铺过去。
并且VTT要求电源即可以吸电流，又可以灌电流才可以。
一般情况下可以使用专门为DDR设计的产生VTT的电源芯片来满足要求。
而且，每个拉到VTT的电阻旁一般放一个10Nf~100nF的电容，整个VTT电路上需要有uF级大电容进行储能。
一般情况下，DDR的数据线都是一驱一的拓扑结构，且DDR2和DDR3内部都有ODT做匹配，所以不需要拉到VTT做匹配即可得到较好的信号质量。
而地址和控制信号线如果是多负载的情况下，会有一驱多，并且内部没有ODT，其拓扑结构为走T点的结构，所以常常需要使用VTT进行信号质量的匹配控制。
2. 时钟
DDR的时钟为差分走线，一般使用终端并联100欧姆的匹配方式，差分走线差分对控制阻抗为100ohm，单端线50ohm。
需要注意的是，差分线也可以使用串联匹配，使用串联匹配的好处是可以控制差分信号的上升沿缓度，对EMI可能会有一定的作用。
3. 数据和DQS
DQS信号相当于数据信号的参考时钟，它在走线时需要保持和CLK信号保持等长。
DQS在DDR2以下为单端信号，DDR2可作为差分信号，也可做单端，做单端时需要将DQS-接地，而DDR3为差分信号，需要走线100ohm差分线。
由于内部有ODT，所以DQS不需要终端并联100ohm电阻。
每8bit数据信号对应一组DQS信号。
DQS信号在走线时需要与同组的DQS信号保持等长，控制单端50ohm的阻抗。
在写数据时,DQ和DQS的中间对齐，在读数据时，DQ和DQS的边沿对齐。
DQ信号多为一驱一，并且DDR2和DDR3有内部的ODT匹配，所以一般在进行串联匹配就可以了。
4. 地址和控制
地址和控制信号速度没有DQ的速度快，以时钟的上升沿为依据采样，所以需要与时钟走线保持等长。
但如果使用多片DDR时，地址和控制信号为一驱多的关系，需要注意匹配方式是否适合。
5. PCB布局注意事项
PCB布局时，需要把DDR颗粒尽量靠近DDR控制器放置。
每个电源管脚需要放置一个滤波电容，整个电源上需要有10uF以上大电容放在电源入口的位置上。
电源最好使用独立的层铺到管脚上去。
串联匹配的电阻最好放在源端，如果是双向信号，那么要统一放在同一端。
如果是一驱多的DDR匹配结构，VTT上拉电阻需要放在最远端，注意芯片的排布需要平衡。
下图是几种DDR的拓扑结构，首先，一驱二的情况下分为树状结构，菊花链和Fly-by结构，Fly-by是一种STUB很小的菊花链结构。
DDR2和DDR3走菊花链结构都是比较适合的。
走树状结构可以把两片芯片贴在PCB的正反两面，对贴减小分叉的长度。
一驱多的DDR拓扑结构比较复杂，需要仔细进行仿真。
6. PCB布线注意事项
PCB布线时，单端走线走50ohm，差分走线走100ohm阻抗。
注意控制差分线等长±10mil以内，同组走线根据速度的要求也有不同，一般为±50mil。
控制和地址线及DQS线和时钟等长，DQ数据线和同组的DQS线等长。
注意时钟及DQS和其他的信号要分开3W以上距离。
组间信号也要拉开至少3W宽的距离。
同一组信号最好在同一层布线。
尽量减少过孔的数目。
7. EMI问题
DDR由于其速度快，访问频繁，所以在许多设计中需要考虑其对外的干扰性，在设计时需要注意一下几点
原理有性能指标要求的，易受干扰的电路模块和信号，如模拟信号，射频信号，时钟信号等，防止DDR对其干扰，影响指标。
DDR的电源和不要与其他易受干扰的电源模块使用同一电源，如必须使用同一电源，要注意使用电感、磁珠或电容进行滤波隔离处理。
在时钟及DQS信号线上，预留一些可以增加的串联电阻和并联电容的位置，在EMI超出标准时，在信号完整性允许的范围内增大串联电阻或对地电容，使其信号上升延变缓，减少对外的辐射。
进行屏蔽处理，使用金属外壳的屏蔽结构，屏蔽对外辐射。
注意保持地的完整性。
8. 测试方法
注意示波器的探头和示波器本身的带宽能够满足测试要求。
测试点的选择要注意选到尽量靠近信号的接受端。
由于DDR信令比较复杂，因此为了能快速测试、调试和解决信号上的问题，我们希望能简单地分离读/写比特。
此时，最常用的是通过眼图分析来帮助检查DDR信号是否满足电压、定时和抖动方面的要求。
触发模式的设置有几种，首先可以利用前导宽度触发器分离读/写信号。
根据JEDEC规范，读前导的宽度为0.9到1.1个时钟周期，而写前导的宽度规定为大于0.35个时钟周期，没有上限。
第二种触发方式是利用更大的信号幅度触发方法分离读/写信号。
通常，读/写信号的信号幅度是不同的，因此我们可以通过在更大的信号幅度上触发示波器来实现两者的分离。
测试中要注意信号的幅度，时钟的频率，差分时钟的交叉点，上升沿是否单调，过冲等。
时序中最重要，最需要注意的就是建立时间和保持时间。