数字逻辑电路设计第4章 触发器
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数字逻辑实验报告：触发器及其作用
数字逻辑实验报告：触发器及其作用一、实验目的1. 学习触发器的基本概念、类型及其工作原理；2. 掌握触发器的电路实现方法；3. 掌握使用触发器进行时序逻辑设计的方法。
二、实验原理触发器（Flip-flop）是数字逻辑电路中最基本的存储元件。
它可以在电路中实现数据的存储、时序的生成、状态的转移等功能。
触发器从功能上分为两大类：时序逻辑触发器和状态逻辑触发器。
时序逻辑触发器是指根据输入信号的时序变化来激发触发器输出端口状态变化的触发器，常见的有SR触发器、D触发器和JK触发器等。
状态逻辑触发器是指触发器的输出值与输入值中的某些形式的关系有关，常见的有T触发器和R-S触发器等。
此实验主要介绍SR触发器、D触发器、JK触发器的实现及其作用。
1. SR触发器SR触发器也称为RS触发器，它的英文全称是Set-Reset Flip-flop。
SR触发器的输入有两个：S、R。
当S=1，R=0时，Q输出为1；当S=0，R=1时，Q输出为0；当S=R=1时，Q的状态就不确定了。
具有这个不确定状态的原因是因为在SR触发器中，S和R是可以同时为1的，这种情况会导致电路出现失效或过度充电的问题，故SR触发器不常用。
2. D触发器D触发器是指数据存储触发器，它有一个数据输入信号D，其输出信号Q与输入信号D同步，并且保持输出信号状态不变。
当时钟信号CK上升时，D触发器将数据D储存在内部存储器中，当时钟信号CK下降时，存储器中的数据被保持不变。
D触发器还具有一个反相输出信号Q'，它与输出信号Q恰好相反。
3. JK触发器JK触发器是指一种利用J和K两个输入信号来控制输出状态的电路。
当J=K=0时，JK触发器不动；当J=1，K=0时，JK触发器转换到置“1”状态；当J=0，K=1时，JK触发器转换到复位“0”状态；当J=K=1时，JK触发器的状态与上一状态相反。
这里需要注意的是，当J=K=1时，JK触发器可以作为一个数字计数器或频率分带器使用。
数字电子技术基础-第四章-触发器
Q Q
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
SD——直接置1端，低电平有效。
G2
G1 & Q3 & G3
& Q4 G4 &
Q
Q
L2
CP Q5 & G5 Q6 G6 &
C1 R 1D ∧ S RD SD
RD和SD不受CP和D信
SD
RD
D
号的影响，具有最高的 优先级。
3．集成D触发器74HC74
2Q 2Q 1Q 1Q Vcc 2RD 2D 2CP 2SD 2Q 2Q
2.特性方程
KQn J 0 1 00 01 11 10
0 0
0 0 1 1
0 0
1 1 0 0
0 1
0 1 0 1
0 1
0 0 1 1
0 1
1 1
0 0
0 1
Qn1 JQn KQn
1 1
1 1
0 1
1 0
3.状态转换图
J=1 K=× J=0 K=× 0 J=× K=1 1 J=× K=0
CP=1时， Q2=0，则Q=1， 封锁G1和G3 使得Q2=0，维持置1 同时Q3=1，阻塞置0
Q3
R
&
Q
G6
& Q4
D
G4
置1阻塞、置0维持线
Q3=0，则Q=0， 封锁G4，使得Q4=1， 阻塞D=1进入触发器， 阻塞置1 同时保证Q3=0，维持置0
触发器的直接置0端和置1端
RD——直接置0端，低电平有效；
JK触发器→T（T ′）触发器
Qn+ 1 = TQn + TQn
令J = K = T
D触发器→JK触发器
数电第4章触发器课件
与该当前的输入信号有关，而且与此前电路的状态有关。
结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。
2
4.1 概述 一、触发器的概念及特点 １.概念：
FF: (Flip-Flop, 简称FF)能够存储１位二进制信号 的基本单元电路。
２.特点： （１）有两个稳定的状态：０状态和１状态。 （２）在触发信号控制下，根据不同输入信号可置成 0或1状态。 （触发信号为时钟脉冲信号）
第4章 触发器
4.1 概述
4.2 基本SR触发器（SR锁存器）
4.3 同步触发器（电平触发）
4.4 主从触发器（脉冲触发）
4.5 边沿触发器（边沿触发） 4.6 触发器的逻辑功能及描述方法 4.7 集成触发器 4.8 触发器应用举例
作业题
【5】【6】【8】【11】
1
时序逻辑电路与锁存器、触发器： 时序逻辑电路: 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅
1、电路结构 以基本SRFF为基础，增加两个与非门。
置1端 时钟信号 (高电平有效) （同步控制）
置 0端 (高电平有效)
图4-5 同步SRFF
13
2、工作原理
分析CLK=0时： 有 SD’ =RD’=1， 则Q、Q’不变。 分析CLK=1时： （1）S=R=0时，有SD’ =RD’=1：Q、Q’不变(保持原态） （2）S =0, R=1：输出Q=0, Q’=1 （置0状态） （3）S =1, R=0：Q=1, Q’=0 （置1状态） （4）S=R=1：Q=Q’=1（未定义状态）
t t
1
主
O
Q
从
O
图4-13 主从JKFF波形
数字电子技术课件第4章触发器
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
Qn1 S RQn
JQ n KQnQn JQ n KQn CP下降沿到来时有效
主从JK触发器没有约束。
4.4.2 主从JK触发器
特 性 表
J
K
Qn
0
0
0
0
0
1
0
1
0
0
1
1
1
0
0
1
0
1
1
1
0
1
1
1
Q n+1 0 1 0 0 1 1 1 0
功能
Q n1 Q n
保持
Q n1 0
置0
Q n1 1
置1
Q n1 Q n 翻转
时 CP 序J 图
K
Q
4.4.2 主从JK触发器 逻辑符号
Q
Q
Q
Q
J CP K
J CP K 曾用符号
Q
Q
1J C1 1K
J CP K 国标符号
电路特点
①主从JK触发器采用主从 控制结构，从根本上解决 了输入信号直接控制的问 题，具有 CP＝1期间接 收输入信号，CP下降沿 到来时触发翻转的特点。
随 CP 的到来而翻转，而 T 触发器能解决这个问题。
4.5.1 T触发器电路结构
T 触发器只有一个控制端, 只要将主从 JK 触发器的两个输入端 J 和 K 连接起来作为一个输入端 T，就构成了 T 触发器
第4章 时序逻辑电路设计
时序逻辑电路是具有记忆功能的逻辑电路，记忆元件 一般采用触发器。因此，时序逻辑电路由组合电路和 触发器组成，其等效模型如图4.5所示。
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
数字电子技术基础第四章重点最新版
触 CP 上升沿(或下降沿)时刻翻转。
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
发
这种触发方式称为边沿触发式。
器
EXIT
集成触发器
主从触发器和边沿触发器有何异同？
空翻可导致电路工作失控。
EXIT
集成触发器
4.3 无空翻触发器
主要要求：
了解无空翻触发器的类型，掌握其工作特点。 能根据触发器符号识别其逻辑功能和触发方式， 并进行波形分析。
EXIT
集成触发器
一、无空翻触发器的类型和工作特点
主
工作特点：CP = 1 期间，主触发器接收
从 输入信号；CP = 0 期间，主触发器保持 CP
EXIT
集成触发器
2. 工作原理及逻辑功能 Q 0 触发器被工置作0原1理Q
G1 11
1 SD
输入 RD SD 00 01 10 11
输出 QQ
01
G2
RD 0 功能说明
触发器置 0
EXIT
2. 工作原理及逻辑功能
集成触发器
Q 1 触发器被置 1 0 Q
G1
0 SD
输入 RD SD 00 01 10 11
触发器置 0 触发器置 1 触发器保持原状态不变
EXIT
2. 工作原理及逻辑功能
Q 1
G1
0 SD
输入 RD SD 00 01 10 11
输出
QQ 不定
01 10 不变
集成触发器
Q
输出既非 0 状态，
1 也非 1 状态。当 RD 和 SD 同时由 0 变 1 时， 输出状态可能为 0，也
G2 可能为 1，即输出状态 不定。因此，这种情况
EXIT
四、一些约定
集成触发器
1态： Qn=1，Qn=0 0态： Qn=0，Qn=1
数字电路触发器
1. 基本构造
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
S：置位（置1）端 R：复位（置0）端
两互补输出端
Q
Q
.
. 反馈线
& G1
& G2
两输入端 SD
RD
(二) 基本RS触发器
2. 逻辑功能
正常情况下， 两输出端旳状态 保持相反。一般 以Q端旳逻辑电 平表达触发器旳 状态，即Q=1， Q=0时，称为“1” 态；反之为“0” 态。
两互补输出端
发器状态不定。
3. 基本RS触发器应用电路：
(1) 无震颤开关电路
Q
Q
＆＆
5V
S
R
1k 1k
K
图4- 3 无震颤开关电路
机械开关在静止到新旳位置 之前其机械触头将要震颤几 次。图4-3电路能够处理震颤 问题。
设初始时Ｋ接Ｒ端，基本原 理如下：
a.Ｋ由右扳向左端，而且震颤几次，相当于ＲＳ＝１０
（或１１）
1
K
1
＆
0
G8 1
＆ G6
0
B
＆
1
G4
＆ G2
Q
01
0
0
10
CP
设触发器原
＆ 01
G9
（a）
1
Rd
主从状 态一致
态为“0”
翻转为“1”态
态
(1)J=1, K=1
1
J
K
1 1
0
0
CP
设触发器原 态为“1”态
＆ G7
F主
＆ G8
Sd
A
1
Q’
＆ G5
＆ G3
Q’ F从
＆ G6 B
＆ G4
＆ G1
＆ G2
数字逻辑电路与系统设计蒋立平主编习题解答
第4章习题及解答用门电路设计一个4线—2线二进制优先编码器。
编码器输入为3210A A A A ，3A 优先级最高，0A 优先级最低，输入信号低电平有效。
输出为10Y Y ，反码输出。
电路要求加一G 输出端，以指示最低优先级信号0A 输入有效。
题 解：根据题意，可列出真值表，求表达式，画出电路图。
其真值表、表达式和电路图如图题解所示。
由真值表可知3210G A A A A =。
(a)0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 0 1 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10000000000000000000000000010100011111010110000103A 2A 1A 0A 1Y 0Y G真值表≥1&1Y 3A 2A 1&&1A 0Y &1GA 00 01 11 100010001111000000001101113A 2A 1A 0A 03231Y A A A A =+00 01 11 1000000011110001000011103A 2A 1A 0A 132Y A A =(b) 求输出表达式(c) 编码器电路图图 题解4.1试用3线—8线译码器74138扩展为5线—32线译码器。
译码器74138逻辑符号如图（a ）所示。
题 解：5线—32线译码器电路如图题解所示。
&&&&11EN01234567BIN/OCTENY 0&G 1G 2AG 2B42101234567BIN/OCTEN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B42101234567BIN/OCT EN&G 1G 2A G 2B421A 0A 1A 2A 3A 4Y 7Y 8Y 15Y 16Y 23Y 24Y 31图 题解4.3写出图所示电路输出1F 和2F 的最简逻辑表达式。
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第4章 触发器
图4-3 由与非门构成的基本RS触发器的时序图
第4章 触发器
2. 同步RS触发器
图4-4 同步RS触发器
第4章 触发器
同步RS触发器是在基本RS触发器的基础上增加一个 时钟控制端构成的,其目的是提高触发器的抗干扰能力,同 时使多个触发器能够在一个控制信号的作用下同步工作。 图4-4(a)是一个由与非门组成的同步RS触发器，图4-4(b) 是它的逻辑符号。
基本RS触发器的逻辑功能 约束条件 状态表及状态图 次态方程
第4章 触发器
逻辑功能 ：
=0
R =0 , S =1
=1
不管触发器的原状态如何，触发器置0
第4章 触发器
R =1 , S =0
=1
=0
不管触发器的原状态如何，触发器置1
第4章 触发器
R =1, S =1
=1
=0
触发器保持原状态不变
第4章 触发器
第4章 触发器
表4-1为基本RS触发器次态真值表
现态Qn
0
1 0 1 0 1 0 1
R 触发信号 S
1
1
1
1
1
0
1
0
0
1
0
1
0
0
0
0
次态Qn+1
0
1 1 1 0 0 d d
说明 状态保持
置1 置0 状态不定
第4章 触发器
根据基本RS触发器的次态真值表可得状态表和状态图：
图4-2 基本RS触发器状态表和状态图
次态真值表如表4-7所示 ：
T
Qn+1
0
Qn
1
Qn
表4-7 T触发器的次态真值表
由表可知当T=0时，触发信号到来时，触发器保持 状态不变；当T=1时，触发信号到来时，触发器输出状 态翻转。因此T触发器的次态方程为：
Qn+1=TQn +TQ
第4章 触发器
4.1.5 触发器的时间参数
1. 触发器的建立时间和保持时间
第4章 触发器
根据状态表可写出如下方程:
Qn+1 =S+RQn RS=0
上述方程描述了基本RS触发器的次态和输入信号以 及现态之间的逻辑关系,称为基本RS触发器的次态方程。
分析结果表明,该触发器具有保持、置0、置1三种逻 辑功能,两个输入端必须满足约束条件RS=0。
第4章 触发器
基本触发器的动作特点: 在基本RS触发器电路中,由于不存在控制信号,且输 入信号是直接加到与非门G1和G2的输入端,只要S或R发 生变化,都可能导致触发器的输出状态跟着发生变化。这 一特性称为直接控制,S称为直接置位端,R称为直接复位 端。 图4-3所示的时序图反映了由与非门构成的基本RS触 发器在接收不同的输入信号时，状态的变化情况。
第4章 触发器
JK触发器的次态真值表如表4-3所示：
J
K
Qn+1
0
0
Qn
0
1
0
1
0
1
1
1
Qn
表4-3 JK触发器次态真值表
第4章 触发器
根据JK触发器的次态真值表，可得JK触发器的状态表 和状态图如图4-8所示，其次态方程为
Qn+1=JQn +KQn
图4-8 JK触发器状态表和状态图
第4章 触发器
单稳态触发器分不可重复触发的单稳态触发器和可 重复触发的单稳态触发器。
常见的不可重复集成单稳态触发器有74121、74221及 74HC221等，可重复触发的集成单稳态触发器有74122、 74123等。
第4章 触发器 图4-16 不可重复触发的单稳态触发器的波形图和符号 图4-17 可重复触发的单稳态触发器的波形图和符号
第4章 触发器
4.1.1 RS触发器
1. 基本RS触发器
图（a）是基本RS触发器的逻辑电路，图（b）（c）是它的逻辑
符号。电路由两个与非门交叉连接而成S，.R 是两个输入端，分别称为置
位端和复位端，或称为置1端和置0端。
第4章 触发器
Q和Q 是两个输出端。在正常情况下，Q和 Q 的状态 相反，是一种互补逻辑关系。一般规定Q的状态代表触 发器的状态，若Q=0时，称触发器为0状态，也称复位状 态；若Q=1时，称触发器为1状态，也称置位状态。
(1) 建立时间tset ：输入信号必须在时钟脉冲信号有效边
沿到来之前提前到来的时间。
(2) 保持时间th：输入信号在时钟脉冲信号有效边沿到来
之后继续保持不变的时间 。
2. 触发器的最高时钟频率
(1)时钟高电平宽度t1min：时钟脉冲信号保持为高电平的最
小持续时间。
(2) 时钟低电平宽度t0min：时钟脉冲信号保持为低电平的
第4章 触发器
(1) D=1 当CP=0时，G3和G4的输出均为1，触发器状态不变。由于D=1，G5输出
为0，G6输出为1。在CP脉冲的上升沿到来时，G3输出为1，G4输出为0，触发
器输出Q=1， Q=0 。
=1
=0
=1
=1
第4章 触发器
CP=1期间，D由1变0，保持不变。
❖ 则G5输出为1，分别送到G3和G6的输入。 但G3由于被从G4的输出反馈过来的 0信号封锁，输出仍为1， 触发器不会被置0； ❖ 而G6同样被从G4输出端反馈过来的 0信号封锁，使G6维持1态， 这样G4维持0 态， 从而维持了触发器置1状态。
部分是两个同步RS触发器，其中接受外界输入信号的 一个称为主触发器，输出信号的一个称为从触发器。 触发信号CP经反相后加到从触发器的时钟端。当CP脉 冲到来时，先使主触发器翻转，然后再使从触发器翻 转，因此称为主从型触发器。
第4章 触发器
图4-10 主从JK触发器
第4章 触发器
当CP=1时，主触发 器打开，由于输入有 Qn和Qn的反馈，R'和 S'不会同时出现都是 1的状态，从而克服 了不定状态的出现。
第4章 触发器
由状态图和状态表可得同步RS触发器的特性方程如下:
Qn1 S RQn
,CP 1
RS 0
Qn1 Qn
CP 0
第4章 触发器
4.1.2 JK触发器 1. JK触发器的逻辑功能
JK触发器是一种功能十分完善的触发器，不会出现输 出状态不定的问题。下图是JK触发器的逻辑符号：
图(a)为负边沿(下降沿）触发的JK触发器的逻辑符号， 图(b)为正边沿（上升沿）触发的JK触发器的逻辑符号 。
R=1，S=0
=0 =1
触发器置0
第4章 触发器
R=1，S=1
=1 =1
互补逻辑关系遭到破坏 ，非正常状态
第4章 触发器
表4-2是同步RS触发器的次态真值表
R
S
Qn+1
0
0
Qn
0
1
1
1
0
0
1
1
d
表4-2 同步RS触发器的次态真值表
第4章 触发器
同步RS触发器的状态图和状态表如图4-5：
图4-5 同步RS触发器状态表和状态图
=1 =1
1->0
第4章 触发器
(2) D=0
CP=0时，G3和G4的输出同样都是1。由于D=0，G5输出为1，G6输出为0。 当CP脉冲的上升沿到来时，G3输出为0，G4输出为1，使触发器输出 Q=0，Q =1。
保持不变
=0
=0
=0 =0
第4章 触发器
CP=1期间，D由0变1，保持不变。 ❖ 由于G3输出反馈到G5输入端， 使得G5被封锁， 输入信号D不能进入， 触发器维持置0状态 ； ❖ 而G5输出1的信号送到G6的输入， 使G6输出仍为0， G4输出仍为1， 触发器不会被置1 。
图4-18 RC环形多谐振荡器
第4章 触发器
工作原理：
（1）第一个暂态
在t1时刻，设非门G3的输出uo（uI1）由0态变成1态，
则G1的输出uo1(uI2)由1态变成0态， G2的输出uo2由0态变成1态， 但这时G3的输入却不是高电平， 这是因为G1的输出uo1(uI2)由1态变成0态， 电容两端的电压不能跃变， uI3必定跟随uo1发生负跳变。 这个低电平使G3的输出维持为1态。
最小持续时间。
第4章 触发器
t1min、t0min与tset、th有关。t1min与t0min之和是保证触发 器能正常工作的最小时钟周期，进而可确定触发器的
最高工作频率：
f max
t1min
1 t0min
3. 触发器的传输延时时间
(1) 输出高变低的时间延时tPHL：从CP触发边沿到输出完 成由高变低的时间延时。
第4章 触发器
电容放电回路如图4-20所示，随着电容的放电，uI3逐 渐下降。在t4时刻，uI3下降到UT，使G3的输出由uo由0 态变成1态，第二暂稳态结束，再次进入第一暂稳态。
=0 =1
0->1
第4章 触发器
次态真值表如表4-5所示 ：
D
Qn+1
0
0
1
1
表4-5 D触发器的次态真值表
第4章 触发器
图4-12是D触发器的状态表和状态图 ：
图4-12 D触发器的状态表和状态图
次态方程为： Qn+1=D, CP=1 时 Qn+1 =Qn,CP=0 时
第4章 触发器
表4-5是D触发器的激励表 ：
第4章 触发器
第4章 触发器
4.1 双稳态触发器 4.2 单稳态触发器 4.3 多谐振荡器 4.4 施密特触发器
第4章 触发器
4.1 双稳态触发器
4.1.1 RS触发器 4.1.2 JK触发器 4.1.3 D触发器 4.1.4 T触发器 4.15 触发器的时间参数 双稳态触发器有两个稳定的输出状态：0态和1态。双稳 态触发器可以用来存储一位二进制代 码。按逻辑功能分 类，双稳态触发器可以分成RS触发器、JK触发器、D触 发器和T触发器等。