Quartus-II使用教程-完整实例2
实验二+Qutartus+II+入门实验
实验二Quartus II使用入门姓名：学号：班级：日期：一、实验目的和要求1、了解Altera 公司EDA软件Qutartus II的基本设计流程2、通过对DE1的操作，初步掌握设计项目的建立，编译，适配过程3、初步认识Verilog硬件描述语言二、实验环境1、PC机，Pentium 4 2.0G以上，内存1G以上，硬盘500G以上，1024×768彩显，USB接口，网络接口，串口。
2、友晶DE1开发板和相关配件。
3、软件：Windows XP或者Windows 7操作系统，DE1配套光盘。
三、实验内容1、通过最简单工程项目了解Quartus II基本设计过程。
2、DE1开光和发光管的对应显示控制，即拨动开关，对应的LED亮或灭。
3、了解Modelsim仿真工具和Quartus II的逻辑仿真及时序仿真。
四、实验步骤1、建立Quartus 工程：1）打开Quartus II 工作环境。
2）点击菜单项File->New Project Wizard 帮助新建工程。
3）输入工程工作路径、工程文件名以及顶层实体名。
自己起名字，例如学号等。
注意：输入的顶层实体名必须与之后设计文件的顶层实体名相同，默认的顶层实体名与工程文件名相同，本类实验均采用这种命名方法以便于管理。
4）添加设计文件。
如果用户之前已经有设计文件（比如.v 文件）。
那么直接添加相应文件，如果没有完成的设计文件，点击Next 之后添加并且编辑新的设计文件。
5）选择设计所用器件。
由于本次实验使用 Altera 公司提供的DE1 开发板，用户必须选择与之相对应的FPGA 器件型号，如下图：6）设置 EDA 工具。
设计中可能会用到的EDA 工具有综合工具、仿真工具以及时序分析工具。
本次实验中不使用这些工具，因此点击Next 直接跳过设置。
7）查看新建工程总结。
在基本设计完成后，Quartus II 会自动生成一个总结让用户核对之前的设计，确认后点击Finish 完成新建。
QuartusII教程(完整版)
Quartus II 的使用 (1)1 工程建立 (1)2 原理图的输入 (4)3 文本编辑（verilog） (14)4 波形仿真 (17)Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图1.1所示。
图 1.1 Quartus II 管理器1.1 工程建立使用New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图1.2所示。
图 1.2 建立项目的屏幕（2）输入工作目录和项目名称，如图1.3所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图 1.3 项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图1.4所示。
图 1.4 加入设计文件（4）选择设计器件，如图1.5所示。
图 1.5 选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图1.6所示。
图 1.6 选择EDA 工具（6）建立项目完成，显示项目概要，如图1.7所示。
图 1.7 项目概要1.2 原理图的输入原理图输入的操作步骤如下：（1）选择File 菜单下New ，新建图表/原理图文件，如图1.8 所示。
图 1.8 新建原理图文件（2）在图1.9的空白处双击，屏幕如图1.10所示：（3）在图1.10的Symbol Name 输入编辑框中键入dff后，单击ok按钮。
此时可看到光标上粘着被选的符号，将其移到合适的位置（参考图 1.11）单击鼠标左键，使其固定；（4）重复（2）、（3）步骤，给图中放一个input、not、output 符号，如图1.11所示；在图1.11中，将光标移到右侧input 右侧待连线处单击鼠标左键后，再移动到D触发器的左侧单击鼠标左键，即可看到在input和D触发器之间有一条线生成；图1.9 空白的图形编辑器图1.10 选择元件符号的屏幕图1.11 放置所有元件符号的屏幕（5）重复（4）的方法将DFF和output连起来，完成所有的连线电路如图1.12所示；（6）在图1.12中，双击input_name使其衬低变黑后，再键入clk，及命名该输入信号为clk，用相同的方法将输出信号定义成Q；如图1.13所示。
Quartus-II软件的使用方法
Q u a r t u s I I软件的使用方法1、创建工程运行quartus II软件，如下图：建立工程，File New Project Wizad，既弹出“工程设置”对话框，如下图：单击此对话框最上一栏右侧的“...”按钮，在d盘中建一个工程文件夹，取名为test。
单击“打开”按钮，在第二行和第三行中填写为“half_adder”。
按Next按钮，出现添加工程文件的对话框，如下图：这里我们先不管它，直接按next进行下一步，选择FPGA器件的型号，如下图：在Family下拉框中，我们选择Cyclone V系列FPGA，选择此系列的具体芯片5CSEMA5F31C6。
执行next出现选择其它EDA工具setting对话框如下图，选择ModelSim_Altera为默认的Simulation 工具，语言为Verilog HDL.执行next出现选择其它EDA工具对话框，我们用Quartus II的集成环境进行开发，因此这里不作任何改动，按next进入工程的信息总概对话框，按Finish按钮即建立一个项目。
2、建立顶层文件。
（1）执行File New，弹出新建文件对话框，如下图：选择“Verilog HDL File”按OK即建立一个空的verilog 文件，按下图写入half_adder代码，我们把它另存为（File Save as）,接受默认的文件名，以使该文件添加到工程中去。
如下图：（2）设置。
在建立工程时我们选定了芯片型号，也可以在这一步设定，在菜单Assignments Device，弹出对话框，如下图：（3）编译。
按主工具栏上的编译按钮即开始编译，Message窗口会显示一些编译信息，最后编译成功弹出提示，如下图：3、仿真对工程编译通过后，必须对其功能和时序性质进行仿真测试，以了解设计结果是否满足原设计要求。
具体步骤如下：1功能仿真选择菜单processing -->start --> start test bench template writertestbench 文件创建完成打开testbench文件编写testbench文件见红色方框，编辑完后，保存。
Quartus II 使用方法(2)
本课内容
QII使用方法 使用方法
QII设计流程详解 设计流程详解 SignalTap II应用介绍 应用介绍 LPM_ROM模块应用 模块应用 原理图设计方法
3
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
LPM: LPM: Library of Parameterized Modules
9
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
4.4.2 定制初始化数据文件
2．建立.hex格式文件 ．建立 格式文件
方法一：
将波形数据填入.hex文件表中 图4-40 将波形数据填入 文件表中
10
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
4.4.2 定制初始化数据文件
LPM_ROM宏模块应用 4.4 LPM_ROM宏模块应用
BEGIN
LPM_ROM宏模块应用 4.4 q LPM_ROM0); <= sub_wire0(7 DOWNTO 宏模块应用
altsyncram_component : altsyncram GENERIC MAP ( intended_device_family => "Cyclone", --参数传递映射 width_a => 8, --数据线宽度 数据线宽度8 数据线宽度 widthad_a => 6, --地址线宽度 地址线宽度6 地址线宽度 numwords_a => 64, --数据数量 数据数量64 数据数量 operation_mode => "ROM", --LPM模式 模式ROM 模式 参数的设置 outdata_reg_a => "UNREGISTERED", --输出无锁存 address_aclr_a => "NONE", --无异步地址清0 outdata_aclr_a => "NONE", --无输出锁存异步清0 width_byteena_a => 1, -- byteena_a输入口宽度1 init_file => "./dataHEX/SDATA.hex", --ROM初始化数据文件 初始化数据文件 lpm_hint => "ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=NONE", lpm_type => "altsyncram" ) --LPM类型 PORT MAP ( clock0 => inclock, address_a => address,q_a => sub_wire0 ); END SYN;
QuartusII操作过程图解
基于Quartus II 9.0 的数字电路设计操作过程图解一．Quartus II 9.0 启动◆方法一、直接双击桌面上的图标，可以打开Quartus II 9.0 软件；◆方法二、执行：【开始】→【程序】→【Altera】→【Quartus II 9.0】→【Quartus II 9.0 TalkBack Install】菜单命令，可以打开软件。
◆启动软件后，若你的电脑没有连接到Internet互联网，会出现如下图所示的提示，提示你没有连接到Altera的官方网站，将无法获得更新的资源。
点击〖确定〗继续，因为这不影响软件的正常使用。
◆若你的电脑已经正常连接到Internet互联网，则在打开软件时就不会出现以上的提示，并且可以通过软件界面右下方的两个图标：，直接连接到Altera公司的官方网站，以便获取更多的信息和资源。
二．Quartus II 9.0软件界面Quartus II 9.0软件的默认启动界面如下图所示，由标题栏、菜单栏、常用工具栏、资源管理窗口、程序编译或仿真运行状态的显示窗口、程序编译或仿真的结果显示窗口和工程编辑工作区组成。
三．Quartus II 9.0软件使用1. 新建项目工程使用QuartusII9.0设计一个数字逻辑电路，并用时序波形图对电路的功能进行仿真，同时还可以将设计正确的电路下载到可编程的逻辑器件（CPLD、FPGA）中。
因软件在完成整个设计、编译、仿真和下载等这些工作过程中，会有很多相关的文件产生，为了便于管理这些设计文件，我们在设计电路之前，先要建立一个项目工程（New Project），并设置好这个工程能正常工作的相关条件和环境。
建立工程的方法和步骤如下：（1）先建一个文件夹。
就在电脑本地硬盘找个地方建一个用于保存下一步工作中要产生的工程项目的文件夹，注意：文件夹的命名及其保存的路径中不能有中文字符。
（2）再开始建立新项目工程，方法如右图点击：【File】菜单，选择下拉列表中的【New Project Wizard...】命令，打开建立新项目工程的向导对话框。
Quartus II 7.2 的使用过程
Quartus II使用过程1、1. 建立工程，点击File->New Project Wizad点击New Project Wizard后弹出如下对话框点击NEXT，弹出指定工程名的对话框，在Diectory, Name,Top-Level Entity中如下图填写:点击Next按钮，出现添加工程文件的对话框:在这里我们先不用管它，直接按Next进行下一步，选择FPGA器件的型号:在Family下拉筐中，我们选择MAX II系列FPGA，然后在“Available devices:”中根据核心板的FPGA型号选择FPGA型号，注意在Filters一栏选上“Show Advanced Devices”以显示所有的器件型号。
执行下一步出现对话框:在相应位置处都选择NONE，点击NEXT进入工程的信息总概对话框:按Finish按钮即完成一个项目的建立。
2.建立顶层图执行File->New，弹出新建文件对话框:选择"Block Diagra m|Schematic File”按OK即建立一个空的顶层图3.添加逻辑元件（Symbol）双击顶层图图纸的空白处，弹出添加元件的对话筐:在Libraries里寻找所需要的逻辑元件，如果知道逻辑元件的名称的话，也可以直接在Name一栏敲入名字，右边的预览图即可显示元件的外观，按OK后鼠标旁边即拖着一个元件符号，在图纸上点击左键，元件即安放在图纸上。
在图纸上分别添加非门(not)、输入(input)、输出(output)二个symbol,如图所示:连线，将鼠标移到symbol连线端口的那里，鼠标变成连线，按下左键拖动鼠标到另一个symbol的连线端。
本例中，这三个symbol的连线如下图所示:分别双击input和output symbol的名字“pin_ name", "pin_ namel"，将它们的名字改为a,b.在工具栏上点击Start Analysis&Synthesis，出现如下对话框。
第2章 Quartus II 使用方法
图4-6 选择配置器件的工作方式
2.1 QuartusII设计流程
3．编译前设置
图4-7 选择配置器件和编程方式
4．全程编译
图4-8 全程编译后出现报错信息
2.1 QuartusII设计流程
5．时序仿真
图4-9 选择编辑矢量波形文件
2.1 QuartusII设计流程
5．时序仿真
图4-10 波形编辑器
EDA技术与VHDL
第2章 Quartus II 使用方法
2.1 QuartusII设计流程
1．创建工程准备工作
KONXIN
图4-1 选择编辑文件
2.1 QuartusII设计流程
1．创建工程准备工作
图4-2 选择编辑文件的语言类型，键入源程序并存盘
2.1 QuartusII设计流程
2. 创建工程
2.1 QuartusII设计流程
5．时序仿真
图4-11 设置仿真时间长度
2.1 QuartusII设计流程
5．时序仿真
图4-12 .vwf激励波形文件存盘
4.1 QuartusII设计流程
4.1.2 创建工程
图4-13 向波形编辑器拖入信号节点
2.1 QuartusII设计流程
5．时序仿真
图4-3 利用“New Preject Wizard”创建工程cnt10
2.1 QuartusII设计流程
2.创建工程
图4-4 将所有相关的文件都加入进此工程
2.1 QuartusII设计流程
2.创建工程
图4-5 选择目标器件EP1C6Q240C8
2.1 QuartusII设计流程
3．编译前设置
2.1 QuartusII设计流程
QuartusII教程(完整版)
Q u a r t u s I I教程(完整版)-CAL-FENGHAI.-(YICAI)-Company One1Quartus II 的使用............................................ 错误!未定义书签。
1 工程建立 ................................................ 错误!未定义书签。
2 原理图的输入......................................... 错误!未定义书签。
3 文本编辑（verilog） ............................. 错误!未定义书签。
4 波形仿真 ................................................ 错误!未定义书签。
Quartus II 的使用在这里，首先用最简单的实例向读者展示使用Quartus II软件的全过程。
进入WINDOWS XP后，双击Quartus II图标，屏幕如图所示。
图 Quartus II 管理器工程建立使用 New Project Wizard，可以为工程指定工作目录、分配工程名称以及指定最高层设计实体的名称。
还可以指定要在工程中使用的设计文件、其它源文件、用户库和 EDA 工具，以及目标器件系列和器件（也可以让Quartus II 软件自动选择器件）。
建立工程的步骤如下：（1）选择File菜单下New Project Wizard ，如图所示。
图建立项目的屏幕（2）输入工作目录和项目名称，如图所示。
可以直接选择Finish，以下的设置过程可以在设计过程中完成。
图项目目录和名称（3）加入已有的设计文件到项目，可以直接选择Next，设计文件可以在设计过程中加入，如图所示。
图加入设计文件（4）选择设计器件，如图所示。
图选择器件（5）选择第三方EDA综合、仿真和时序分析工具，如图所示。
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Quartus Ⅱ入门教程
（一个Verilog 程序的编译和功能仿真）
Quartus Ⅱ 是Altera 公司推出的专业EDA 工具，支持原理图输入、硬件描述语言的输入等多种输入方式。
硬件描述语言的输入方式是利用类似高级程序的设计方法来设计出数字系统。
接下来我们对这种智能的EDA 工具进行初步的学习。
使大家以后的数字系统设计更加容易上手。
第一步：打开软件
● 快捷工具栏：提供设置（setting ），编译（compile ）等快捷方式，方便用户使用，用户也可以在菜单栏的下拉菜单找到相应的选项。
● 菜单栏：软件所有功能的控制选项都可以在其下拉菜单中找到。
●
信息栏：编译或者综合整个过程的详细信息显示窗口，包括编译通过信息和报错信息。
快捷工具栏
菜单栏
工作区
资源管理窗口
任务管理窗口
第二步：新建工程（file>new Project Wizard）1 工程名称：
2添加已有文件（没有已有文件的直接跳过next）所建工程的保存路径
工程名称顶层模块名（芯片级设计为实体名），要求与工程名称相同
如果有已经存在的文
件就在该过程中添加，
软件将直接将用户所
添加的文件添加到工
程中。
3 选择芯片型号（我们选择cylone II 系列下的EP2C70F896C6芯片） (注：如果不下载到开发板上进行测试，这一步可以不用设置)
4 选择仿真，综合工具（第一次实验全部利用quartus 做，三项都选None ，然后next ）
所选的芯片的系列型号
快速搜索所需的芯片
选择芯片
5 工程建立完成（点finish）
选择第三方综合工具，如果
使用Quartus内部综合工具
则选择none
选择第三方仿真工具，如果
使用Quartus内部仿真工具
则选择none
选择时序分析仪
工程建立完成，该窗口显示所建立工程所有的芯片，其他第三方EDA工具选择情况，以及模块名等等信息。
第三步：添加文件（file>new> VHDL file），新建完成之后要先保存。
我们选择Verilog HDL File设计文件格式既选择Verilog文本输入形式
第四步：编写程序
以实现一个与门和或门为例，Verilog描述源文件如下：
module test(a,b,out1,out2);
input a,b;
output out1,out2;
assign out1=a&b;
assign out2=a | b;
endmodule
然后保存源文件；
第五步：检查语法（点击工具栏的这个按钮（start Analysis & synthesis））
点击确定完成语法检查
第六步：（锁定引脚，点击工具栏的（pin planner））(注：如果不下载到开发板上进行测试，引脚可以不用分配)
双击location 为您的输入输出配置引脚。
该窗口显示了语法检查后的详细信息，包括所使用的io口资源的多少等内容，相应的英文名大家可以自己查阅
语法检查成功，没有
error级别以上的错误
各个端口的输入输出顶层某块的输入输出口与
物理的芯片端口想对应
第七步：整体编译（工具栏的按钮（start Complilation））
第八步：testbench仿真(1)
仿真环境配置:
选择为使用端
口选项卡
该窗口给出综合后代码的资源使用情况既芯片型号等等信息。
(2)
点击菜单栏中processing,选择start，选择start testbench template write。
此时会自动生成testbench模板到项目文件夹simulation\modelsim里面，后缀为.vt
在quatusii界面打开…simulation\modelsim文件夹下的.vt文件
进行修改编辑，程序如下，修改完毕，保存：
(3)在项目管理窗器件上右击选择settings 打开如下界面:
点击
按照.vt内容(Test bench name 要和)填写上面内容, 选择modelsim文件夹下.vt文件
记得点击Add
依次点击确认，完成设置
(4)选择tools/options，在EDA Tool Options下确定ModelSim-Altera的
中ModelSim.exe所在文件夹，通常在…modelsim_ase\win32aloem下
(5)
点击Tools>RUN EDA simulation Tools>RTL simulation即可。
若无错误，系统可自动调用Modesim，
并弹出，
选择否来看仿真结果，波形窗口将出现以下仿真波形。