用移位寄存器设计一个串行累加器
串行进位加法器_延迟计算__概述说明
串行进位加法器延迟计算概述说明1. 引言1.1 概述串行进位加法器是一种常用的数字电路，用于实现两个二进制数的相加运算。
在计算机科学和电子工程领域中，加法器是基本的计算单元之一，因此对其性能的改进一直是研究的重点。
延迟计算则是指在某些情况下，为了减少开销、功耗或其他限制条件而将计算结果延迟到需要时再进行。
本文将结合串行进位加法器和延迟计算两个主题，探讨串行进位加法器在延迟计算中的作用以及其特点和应用范围。
1.2 文章结构本文共分为五个部分。
首先引言部分进行整体概述和结构说明。
接下来第二部分将介绍串行进位加法器的基本原理、构造方式以及优缺点。
第三部分将深入探讨延迟计算的定义、基本概念、应用场景以及实现方法与技术。
紧接着，在第四部分中，我们将重点关注串行进位加法器在延迟计算中的作用，并介绍其特点和应用范围。
最后，在结论部分中对全文进行总结，并提出未来研究方向的建议，以及对读者的启发和影响。
1.3 目的本文旨在阐述串行进位加法器和延迟计算的基本原理、应用以及相互关系。
通过分析串行进位加法器在延迟计算中的作用，我们可以更好地理解其特点和应用范围，并为未来的研究和发展提供一定的参考。
此外，本文还将探讨延迟计算在提高电路性能和优化资源利用方面的重要性，以期对读者有所启发。
2. 串行进位加法器：2.1 基本原理：串行进位加法器是一种基于二进制加法的电路设计，用于实现数字计算。
其基本原理是将两个二进制数逐位相加，并通过一系列的进位传递来实现进位的计算和累积。
在每一位上，串行进位加法器通过输入的两个数字和之前的进位信息来生成该位的结果和产生下一位的进位。
2.2 构造方式：串行进位加法器可以使用多种不同的逻辑门电路实现，常见的包括使用门电路（AND、OR、XOR等）、触发器以及多路选择器等元件。
其中一个常用的构造方式是Ripple Carry Adder（RCA）与D型触发器结合，通过级联多个全加器单元来实现。
2.3 优缺点：串行进位加法器相比并行运算方式具有以下优点：首先，由于其简单的电路结构，在硬件设计上较为容易实现；其次，它能够按顺序处理数字，并且只需要一个时钟周期进行运算。
移位寄存器的设计与实现
移位寄存器的设计与实现移位寄存器（Shift Register）是一种特殊的寄存器，用于在数字电路中将数据按位移动的操作。
它可以将数据向左或向右进行平行移位，并且可以用来实现各种电路功能，例如串行-并行数据转换、频率分频或倍频、数据缓存等。
本文将从移位寄存器的基本结构、设计要点、实现方法等方面进行详细介绍。
移位寄存器的基本结构通常由多个触发器（Flip-flop）组成，每个触发器负责存储一个位的数据。
根据移位方向的不同，可以将移位寄存器分为向左移位（左移寄存器）和向右移位（右移寄存器）两种类型。
其中，向左移位寄存器采用最左边的触发器接收数据，然后依次向右边的触发器传递；向右移位寄存器则采用最右边的触发器接收数据，然后依次向左边的触发器传递。
在设计移位寄存器时，需考虑以下几个要点：1.触发器的选择：常用的触发器包括D触发器、JK触发器等，具体选择哪种触发器取决于设计的功能需求和性能要求。
同时还需要考虑触发器的时钟信号和复位信号。
2.位移方向的确定：根据具体的应用需求，确定是向左移位还是向右移位，以及移位的次数。
3.并行加载和并行输出：除了进行移位操作，移位寄存器通常还需要支持同时将多个位数据加载进来（并行加载）或者并行输出到外部设备。
4.移位寄存器的宽度：决定了可以存储的位数，根据具体应用需求选择合适的宽度。
5.时序控制和控制信号：移位寄存器的正常工作需要时钟信号和其他控制信号，例如复位信号、使能信号等。
通过以上的设计要点，可以实现不同功能的移位寄存器。
例如，通过多次移位操作可以实现数据的频率分频或倍频，具体实现方式是将时钟信号输入到移位寄存器，并利用移位寄存器的特性进行数据的整除或整倍处理。
此外，通过适当地选择触发器和控制信号，还可以实现串行-并行数据转换的功能。
即将串行数据输入到移位寄存器中，通过控制信号使数据在移位寄存器中进行移位，并经过并行输出接口输出到外部设备。
最常见的实现方法是使用门电路（AND、OR、NOT门）和触发器电路的组合。
串行加法器
串行加法器简介串行加法器是一种基本的数字加法电路，用于将两个二进制数进行相加。
它的原理是将两个二进制数的每一位进行逐位相加，并根据进位信息将结果传递到下一位的相加操作中，最终得到相加后的结果。
串行加法器的主要优点是在每一位的计算中，只需要一个全加器，因此可以通过级联多个全加器来实现多位加法。
同时，由于计算过程是逐位进行的，串行加法器可以处理非常大的数字。
原理串行加法器由一个或多个全加器组成。
全加器是一个组合逻辑电路，具有三个输入和两个输出。
输入包括两个二进制位的值以及上一位的进位信号，输出是当前位的和值和进位信号。
假设我们要相加的两个二进制数为A和B，并且它们的长度为n位。
首先，我们将A和B的最低位输入到第一个全加器中，并将进位信号设置为0。
全加器通过逻辑门电路计算出当前位的和值和进位信号，并将和值输出。
接下来，将A和B的下一位输入到第二个全加器中，并将上一个全加器的进位信号作为输入。
重复这个过程，直到最高位的全加器计算完成。
最终，我们将所有全加器的和值连结在一起，得到最终的相加结果。
示例现在我们来看一个4位串行加法器的示例。
假设我们要相加的两个二进制数为A=1011和B=0110。
它们的长度都是4位。
首先，我们将A和B的最低位输入到第一个全加器中，并将进位信号设置为0。
根据逻辑门电路的计算规则，我们可以得到第一位的和值S1和进位信号C1。
此时，S1=1和C1=0。
接下来，将A和B的下一位输入到第二个全加器中，并将C1作为进位信号输入。
根据逻辑门电路的计算规则，我们可以得到第二位的和值S2和进位信号C2。
此时，S2=0和C2=1。
重复这个过程，直到最高位的全加器计算完成。
最终，我们可以得到相加后的结果为S=10001。
应用串行加法器在计算机体系结构中被广泛应用。
它可以用于实现各种数字逻辑操作，例如整数相加、浮点数相加等。
串行加法器的设计是计算机体系结构中的基础知识，理解串行加法器的原理和工作方式对于理解计算机的运算过程非常重要。
实验十 移位寄存和串行累加
图10-1 四D触发器74175管脚图
图10-1 741ቤተ መጻሕፍቲ ባይዱ5构成四位移位寄存器
74194是一个双向移位寄存器，并且可以并行输入，其管脚图如图103所示。其中A~D为并行输入端，QA~QD为并行输出端，CLOCK为时 钟输入端，CLEAR为异步清零端，SHIFT RIGHT SERIAL INPUT为串 行右移输入端，SHIFT LEFT SERIAL INPUT为串行左移输入端，S0、 S1为工作模式控制端，通过设置S0和S1，可以使其工作在保持 （S0=0，S1=0）、串行左移（S0=0，S1=1）、串行右移（S0=1， S1=0）或并行（S0=1，S1=1）输入输出状态。
触发器具有存储信息的功能，利用这一特点，将四D触发器74175链型 连接，构成一个四位的串行移位寄存器。一个时钟脉冲可以将数据向 右或者向左移动一位，经过四个时钟脉冲，就可以将一个四位二进制 数存储在74175构成的寄存器中，74175管脚图如图10-1所示，构成的 移位寄存器逻辑图如图10-2所示。
图10-3 74194管脚图
图10-4
74194内部逻辑图
串行累加电路结构简单，运算由低位开始，两个最低位相加产生和与 进位，当次低位相加时要考虑最低位的进位，所以用D触发器7474来 存放进位数，全加器电路如图10-5所示。 利用74175构成的移位寄存器和74194作两个四位的移位寄存器，经过 全加器将两个寄存器连接起来构成一个系统，数据先进入低四位寄存 器，然后经加法器和高四位（为0）相加后进入高四位，这时候低四位 存储了新的四位二进制数，经过四个时钟脉冲后，和高四位的四位二 进制数相加，并将结果存储在高四位寄存器中。
74ls83
图10-5 全加器逻辑图
实验内容
移位寄存器的设计及实现
移位寄存器的设计及实现移位寄存器（Shift Register）是一种常用的数字逻辑电路器件，它能够将数据按照输入和输出的时序进行移位操作。
通过移位寄存器，我们可以实现数据的串行传输、并行-串行或者串行-并行转换、数据延迟等功能。
本文将对移位寄存器的设计与实现进行介绍。
一、移位寄存器的设计1.串行输入、串行输出的移位寄存器这种移位寄存器称为串行移位寄存器，它包括n个触发器，每个触发器提供一个数据位的存储空间。
数据通过一个输入端串行输入，然后通过触发器依次移位，最后从输出端串行输出。
2.并行输入、并行输出的移位寄存器这种移位寄存器称为并行移位寄存器，它包括n个触发器，每个触发器提供一个数据位的存储空间。
数据通过n个输入端并行输入到各个触发器，然后通过控制信号进行同步移位。
最后从n个输出端并行输出。
3.并行输入、串行输出的移位寄存器这种移位寄存器称为并行-串行移位寄存器，它先从n个输入端并行输入数据，然后通过控制信号进行同步移位，并将移位结果通过一个输出端串行输出。
4.串行输入、并行输出的移位寄存器这种移位寄存器称为串行-并行移位寄存器，它先从一个输入端串行输入数据，然后通过触发器进行移位，最后将移位结果从n个输出端并行输出。
1.触发器选择由于是8位移位寄存器，需要选择8个触发器。
常用的触发器有D触发器、JK触发器等，可以根据实际需求选择合适的触发器。
2.输入输出端口设计设计一个输入端口用于串行输入数据。
由于是串行输入，需要一个时钟信号和一个使能信号进行同步移位操作。
同时，设计一个输出端口用于串行输出数据。
3.控制信号电路设计根据串行输入、串行输出的要求，需要设计一个时钟信号和一个使能信号的电路。
使能信号在移位过程中保持逻辑高电平，只有当8位数据全部移位完成时才将使能信号置为逻辑低电平。
二、移位寄存器的实现1.设计一个8位移位寄存器电路，并连接8个D触发器。
2.将串行输入信号与D触发器的数据端相连，时钟信号与D触发器的时钟端相连，使能信号与D触发器的使能端相连。
思考题5.1如何设计二进制同步加法计数器？5.2如何设计多功能移位...
思考题5.1 如何设计二进制同步加法计数器？5.2 如何设计多功能移位寄存器？5.3 如何用74194实现数据的串行－并行或并行－串行转换？5.4 利用移位寄存器和一位全加器，如何实现累加器功能？5.5 实现任意进制计数器的反馈复位法有什么缺点？5.6 同步时序电路分析的主要步骤是什么？5.7 同步时序电路设计的主要步骤是什么？5.8 什么是移位型序列信号发生器？习题5.1 图P5.1为由JK触发器组成的移位寄存器。
⑴假定要串行输入数码101，说明其工作过程，画出波形图（输入波形应与CP脉冲同步），说明这时并行输入控制信号时高电平还是低电平。
⑵假定要并行输入数码A=0,B=1,C=0,说明工作过程。
A B C图P5.1图 P5.1解：(1) 串行输入时,并行输入控制信号为“0”,在串行输入端依次加入1→0→1,在CP 脉冲作用下作右移操作.(同步工作,图略)(2) 并行输入时,并行输入控制信号为“1”,当ABC加010时,Q0Q1Q2立即被置为010.(异步工作)5.2试用维持阻塞结构D 触发器、与非门和一个2线—4线译码器设计一个四位移位寄存器，移位寄存器的功能表如图P5.2所示。
解：以i 单元示意(左侧为i-1单元，右侧为i+1单元D i S B S A5.3 参照串行累加器示意图（见图 5.12），用两片移位寄存器74194、一个全加器、一个D触发器及少量逻辑门，设计一个四位累加器，画出逻辑图。
5.4 试用四个维持阻塞结构JK 触发器组成一个四位二进制异步减法计数器。
解：用JK 触发器的CP 下降沿触发，构成的异步二进制减法计数器的i CP 接1i Q5.5 试分析图P5.5所示计数器，画出状态图，说明计数器的模。
CP解: 0011→0100→0101→0110→0111→1000→1001→0011 (模7计数器).5.6 试分析图P5.6所示电路的功能，画出在CP 作用下c f 的波形。
实验十一 移位寄存器及其应用
实验十一移位寄存器及其应用一、实验目的：1、熟悉中规模4位双向移位寄存器的逻辑功能并掌握其使用方法；2、熟悉移位寄存器的应用典例一——构成串行累加器和环形计数器。
二、实验原理：1、移位寄存器是一种具有移位功能的寄存器，是指寄存器中所存的代码能够在移位脉冲的作用下依次左移或右移。
既能左移又能右移的移位寄存器称为双向移位寄存器，只需要改变左、右移的控制信号便可实现双向移位。
根据存取信息的方式不同移位寄存器可分为：串入串出、串入并出、并入串出、并入并出四种形式。
本实验选用的4位双向通用移位寄存器，型号为74LS194或CC40194，两者功能相同，S L为左移串行输入端；S1、S0为操作模式控制端；CR为异步清零端；CP为时钟脉冲输入端。
74LS194有5种不同操作模式：并行送数寄存，右移（方向由Q0至Q3），左移（方向由Q3至Q0），保持及清零。
S1、S0和CR 端的控制作用如表11-1所示。
表11-12、移位寄存器的应用很广，可构成移位寄存器型计数器；顺序脉冲发生器；串行累加器；可用作数据转换，即把串行数据转换为并行数据，或把并行数据转换为串行数据等。
本实验主要研究移位寄存器用作环形计数器和串行累加器的线路连接及其原理。
（1）环形计数器把移位寄存器的输出反馈到它的串行输入端，就可以进行循环移位，如图11-2所示，把输出端Q3和右移串行输入端S R相连接，设初始状态Q3Q2Q1Q0=1000，则在时钟脉冲的作用下Q3Q2Q1Q0将依次变为0100、0010、0001、1000 ……，可见它是一个具有四个有效状态的计数器，这种类型的计数器通常称为环形计数器。
图11-2电路可以由各个输出端输出在时间上有先后顺序的脉冲，因此也可作为顺序脉冲发生器。
（2）串行累加器累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存放在累加器中。
图11-2图11-3是由两个右向移位寄存器、一个全加器和一个进位触发器组成的串行累加器。
实验05_串入并出移位寄存器的VHDL设计1
《VHDL设计》实验报告班级：学号：姓名：成绩：实验五串入/并出移位寄存器的VHDL设计一、实验目的1、通过本实验的设计，掌握基本移位寄存器的VHDL设计方法。
2、通过本实验的设计，进一步掌握Testbench的编写和SignalTap II的使用。
3、进一步掌握FPGA设计的全过程和相关软件的使用。
二、实验内容在数字电路中，用来存放二进制数据或代码的电路称为寄存器（Register）。
寄存器是由具有存储功能的触发器组合起来构成的。
一个触发器可以存储一位二进制代码，存放N位二进制代码的寄存器，需用N个触发器来构成。
寄存器按功能可分为：基本寄存器和移位寄存器（Shift Register）。
移位寄存器中的数据可以在移位脉冲作用下一次逐位右移或左移，数据既可以并行输入、并行输出，也可以串行输入、串行输出，还可以并行输入、串行输出，串行输入、并行输出，十分灵活，用途也很广。
1、基本串入/并出移位寄存器【原理】在这里我们通过一个4位串入/并出移位寄存器设计过程来介绍如何设计串入/并出移位寄存器。
所谓的串入/并出移位寄存器，即输入的数据是一个接着一个依序地进入，输出时则一起送出。
时序表达如图所示。
4位串入/并出移位寄存器仿真波形图上图中输入的数据为“1010”、“0111”两组4位数据。
图中可以看出：在第1个CLK上升沿到来时获得D_IN 的值‘1’（输出“0001”）；第2个CLK上升沿到来时获得D_IN的值‘0’（输出“0010”）；第3个CLK上升沿到来时获得D_IN的值‘1’（输出“0101”）；第4个CLK上升沿到来时获得D_IN的值‘0’，同时输出寄存器值为“1010”（十六进制A）。
因输入的数据是每次一位依序进入，故输入、输出信号之间有4个CLK时间的延迟。
【要求】用VHDL描述该基本串入/并出移位寄存器，并行输出数据为8位。
并完成综合、仿真、下载。
用拨码开关SW1作为D_IN输入，用LED DD1~DD8作为输出D_OUT，实现移位寄存器功能。
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设计一个串行累加器
一、实验目的
1．学习中规模双向移位寄存器逻辑功能集成电路的使用方法。
2．熟悉移位寄存器的应用一一构成串行累加器和环形计数器。
二、实验内容及要求
用移位寄存器设计一个串行累加器。
要求将已分别存于四位移位寄存器R a和R b中的两个二进制数A、B按位相加，其和存于移位寄存器R a中。
三、设计过程
累加器是由移位寄存器和全加器组成的一种求和电路，它的功能是将本身寄存的数和另一个输入的数相加，并存在累加器中。
串行累加器结构框图如图2所示。
设开始时，被加数和加数已分别存入累加寄存器和加数寄存器。
进位触发器D已被清零。
在第一个脉冲到来之前，全加器各输入、输出端的情况为：
A n＝A0，
B n＝B0，
C n-1＝0，S n＝A0+B0+0＝S0，C n＝C0
在第一个脉冲到来之后，S0存入累加器和移位寄存器的最高位，C0存入进位触发器D端，且两个移位寄存器中的内容都向右移动一位。
全加器各输出为：
S n＝A1+B1+C0＝S1，C n＝C1
在第二个脉冲到来之后，两个移位寄存器中的内容都又向右移动一位，S1存入累加器和移位寄存器的最高位，原先存入的S0存入次高位，C1存入进位触发器D端，全加器各输出为：S n＝A2+B2+ C1＝S2，C n＝C2。
移位寄存器是具有移位功能的寄存器。
移位的方向取决于移位控制端S的状态。
本实验用的双向移位寄存器74LS194逻辑功能如下表1所示，引脚排列见图1。
表1 74LS194逻辑功能
序号
输入端输出功能清
零
控制信
号
串行时钟
CP
并行Q0 Q1 Q2 Q3
CR S1 S0
S R S L D0 D1 D2 D3
1 0 ×××××××××0 0 0
清零
2 1 ××××1(0) ××××Q n0 Q n1 Q n2 Q n3不变
3 1 1 1 ××↑ A B C D A B C D 并行输
入
4 1 0 1 1 ×↑××××1Q n0Q n1
Q n2
右移
5 1 0 1 0 ×↑××××0Q n0Q n1
Q n2
6 1 1 0 × 1 ↑××××Q n1 Q n2 Q n3 1 左移
7 1 1 0 × 0 ↑××××Q n1 Q n2 Q n3 0
8 1 0 0 ×××××××Q n0 Q n1 Q n2 Q n3保持
图1 74LS194引脚排列图2 串行累加器结构框图
四、实验用仪器、仪表
数字电路实验箱、万用表、74LS194、74LS183、74LS74等
五、实验步骤
1.检查导线及器件好坏（即加上电源后，按74LS194、74LS183、74LS74的功能表进行
检测）。
2.按上图连接电路。
74LS194（A、B）的D0、 D1、D2、 D3分别接逻辑开关（A＝0011，
B＝0001，A＋B＝0100）检查无误后接通电源。
3.送数：令74LS194（A、B）的CR＝1，S1＝S0＝1，CP输入手动脉冲，用并行送数方
法将四位被加数0011和四位加数0001分别送入寄存器和B中。
R先为低电平，再变为高电平。
4.触发器置零：使74LS74的D
5.令CR＝1，S1＝0，S0＝1，连续输入4个CP脉冲，观察两个寄存器输出状态变化并
检查是否正确，如有故障设法排除。
6.保持：令74LS194（A）的CR＝1，S1＝S0＝0。
7.送数：令74LS194（B）的CR＝1，S1＝S0＝1，CP输入手动脉冲，用并行送数方法将
0011送入寄存器B中。
R先为低电平，再变为高电平。
8.触发器置零：使74LS74的
D
9.令74LS194（A、B）的CR＝1，S1＝0，S0＝1，连续输入4个CP脉冲，观察两个寄
存器输出状态变化并检查是否正确，如有故障设法排除。
10.结果无误后记录数据后拆线并整理实验设备。
实验数据如下：
实验证明，实验数据与设计值完全一致。
设计正确。
六、设计和实验过程的收获与体会。
1、设计过程的收获与体会：
①设计前要确定是用左移还是右移法。
因为这关系到最高位的问题。
②为避免延时的问题，选用的集成块均为升沿触发或均为降沿触发。
③可用Electronics Workbench进行仿真。
以验证设计正确与否。
2、实验过程的收获与体会：
①CC40194的CR、S1、S0端不能悬空；
②出现故障时，首先检查电源，然后检查CP，CR、S1、S0端的电平状态。
如不相符，则可能存在断路现象。
如相同，可能存在设计或接线错误，或者可能器件已损坏。
③实验逻辑电路图最好把集成块的引脚标上，以便接线和检查。
④A+B＋C≤1111，当相加的数多于4位时，可把几块移位寄存器用级连的方法来扩展，否则寄存器无法寄存完整的和。