CPU的引脚信号和工作模式

可屏蔽中断响应，输出、低电平有效 有效时，表示来自INTR引脚的中断请求已
被CPU响应，CPU进入中断响应周期 中断响应周期是连续的两个，每个都发出有
效响应信号，以便通知外设他们的中断请求 已被响应、并令有关设备将中断向量号送到 数据总线
3. 中断请求和响应引脚（续2）
NMI（Non-Maskable Interrupt） 不可屏蔽中断请求，输入、上升沿有效 有效时，表示外界向CPU申请不可屏蔽中断 该请求的优先级别高于INTR，并且不能在CPU内
功能的器件还有Intel 8287、通用数字集 成电路245等 另外，接口电路中也经常使用三态单向缓 冲器，例如通用数字集成电路244就是一 个常用的双4位三态单向缓冲器
（3） 系统控制信号的形成
由8088引脚直接提供 因为基本的控制信号8088引脚中都含有 例如：IO/M、WR、RD等 其它信号的情况看详图
采用3个8282进行锁存和驱动 Intel 8282是三态地址锁存器，类似有
Intel 8283和通用数字集成电路芯片373 三态输出：
输出控制信号有效时，允许数据输出； 无效时，不允许数据输出，呈高阻状态
锁存器的输出能够跟随输入变化
（2） 8位数据总线的形成
采用数据收发器8286进行双向驱动 Intel 8286是8位三态双向缓冲器，类似
5. 其它引脚（续1）
CLK（Clock）
时钟输入 系 统 通 过 该 引 脚 给 CPU 提 供 内 部 定 时 信 号 。
8088的标准工作时钟为5MHz
5. 其它引脚（续2）
Vcc
电源输入，向CPU提供＋5V电源
GND
接地，向CPU提供参考地电平
MN/MX（Minimum/Maximum）
提问之二： CPU引脚是如何相互配合， 实现总线操作、控制系统工作的呢？ 解答：总线时序
4.3.1.3 最小模式的典型配置和总线形成
系统总线信号
MN/MX IO/M
+5V
IO/M
RD
RD
A1（ 采 （ 采9/8S01用 2用68A～））813数A52～个 8W1据06位RA/位三S收83数地态发据址地器总总址8线线SS锁2TT—8BB—存688—22—进器8822OO行8EE2驱8动2进行AAW11锁95R～～存AA和186 驱动
部20位地址中的中间8位地址A15～A8
1. 数据和地址引脚（续2）
A19/S6～A16/S3（Address/Status）
地址/状态分时复用引脚，输出、三态 这些引脚在访问存储器的第一个时钟周期输
出高4位地址A19～A16 在访问外设的第一个时钟周期全部输出低电
平无效 其他时间输出状态信号S6～S3
“引脚”小结
CPU引脚是系统总线的基本信号
可以分成三类信号：
8位数据线：D0～D7 20位地址线：A0～A19 控制线：
有问题！
ALE、IO/M、WR、RD、READY
INTR、INTA、NMI，HOLD、HLDA RESET、CLK、Vcc、GND
“引脚”提问
提问之一： CPU引脚是如何与外部连接的呢？ 解答：总线形成
（ 由A38D）07～8系AA8LD统引E0 控脚制直信接号提STB—供82—82OE
A7～A0
DT/R DEN
T 8286
OE
D7～D0
Intel 8286
8位双向缓冲器 • 控制端连接在一起，
低电平有效 • 可以双向导通 • 输出与输入同相
OE＝0，导通 T＝1 A→B T＝0 A←B
OE＝1，不导通
4.3.1.4 最大模式的引脚定义
8088的数据/地址等引脚在最大模式与最小模式 时相同
IO/M（Input and Output/Memory）
I/O或存储器访问，输出、三态 该引脚输出高电平时，表示CPU将访问I/O端口，
这时地址总线A15～A0提供16位I/O口地址 该引脚输出低电平时，表示CPU将访问存储器，
这时地址总线A19～A0提供20位存储器地址
2. 读写控制引脚（续2）
MN/MX IO/M RD WR
A19/S6～A16/S3 8088 A15～A8
AD7～ห้องสมุดไป่ตู้D0 ALE
DT/R DEN
+5V
8282
STB OE
8282
STB OE
8282
STB OE
T 8286
OE
系统总线信号
IO/M RD WR
A19～A16
A15～A8
A7～A0
D7～D0
（1） 20位地址总线的形成
模式选择，输入 接高电平时，8088引脚工作在最小模式；反之，
8088工作在最大模式
5. 其它引脚（续3）
TEST
测试，输入、低电平有效 该引脚与WAIT指令配合使用 当CPU执行WAIT指令时，他将在每个时钟周期对
该引脚进行测试：如果无效，则程序踏步并继续测 试；如果有效，则程序恢复运行 也就是说，WAIT指令使CPU产生等待，直到引脚 有效为止 在使用协处理器8087时，通过引脚和WAIT指令， 可使8088与8087的操作保持同步
每一位都是一个双向三态门， 8位具有共同的控制端
三态缓冲锁存器（三态锁存器）
A
DQ
C
T
锁存环节
B
缓冲环节
Intel 8282
具有三态输出的 TTL电平锁存器
STB 电平锁存引脚 OE 输出允许引脚
每一位都是一个三态锁存器， 8个三态锁存器的控制端连在一起
4.3.1.3 最小模式的典型配置和总线形成
总线周期 IO/M WR RD
存储器读 低
高
低
存储器写 低
低
高
I/O读
高
高
低
I/O写
高
低
高
2. 读写控制引脚（续4）
READY
存储器或I/O口就绪，输入、高电平有效 在总线操作周期中，8088 CPU会在第3个时钟周期的
前沿测试该引脚 如果测到高有效，CPU直接进入第4个时钟周期 如果测到无效，CPU将插入等待周期Tw CPU在等待周期中仍然要监测READY信号，有效则进 入第4个时钟周期，否则继续插入等待周期Tw。
2. 读写控制引脚（续6）
SS0（System Status 0）
最小模式模式下的状态输出信号
它与IO/M和DT/R一道，通过编码指示CPU 在最小模式下的8种工作状态：
1. 取指
5. 中断响应
2. 存储器读
6. I/O读
3. 存储器写
7. I/O写
4. 过渡状态
8. 暂停
3. 中断请求和响应引脚
线的使用已经结束，通知CPU收回对总线的控制权
DMA控制器等主控设备通过HOLD申请 占用系统总线（通常由CPU控制）
4. 总线请求和响应引脚（续1）
HLDA（HOLD Acknowledge）
总线保持响应（即总线响应），输出、高电平有 效
有效时，表示CPU已响应总线请求并已将总线释 放
此时CPU的地址总线、数据总线及具有三态输出 能力的控制总线将全面呈现高阻，使总线请求设 备可以顺利接管总线
IO/M * ( S2* ) DT / R* ( S1* ) DEN* ( S0 ) ALE ( QS0 ) INTA* ( QS1 ) TEST*
READY
RESET
4.3.1.2 最小模式的引脚信号
1. 数据和地址引脚 2. 读写控制引脚 3. 中断请求和响应引脚 4. 总线请求和响应引脚 5. 其它引脚
⑶ 有效电平
⑷ 三态能力
4.3.1.1 8086/8088的两种工作模式
两种工作模式构成两种不同规模的应用系统 最小工作模式
系统中只有8086/8088一个微处理器。 所有的总线控制信号都直接由8086/8088产生。
最大工作模式
构成较大规模的应用系统，系统中包含两个或多个微处理器， 其中8086/8088是主处理器，其他的处理器称为协处理器。和 8086/8088配合使用的协处理器主要有两个：数值运算协处理 器8087和输入/输出协处理器8089。
待到总线请求信号HOLD无效，总线响应信号 HLDA也转为无效，CPU重新获得总线控制权
5. 其它引脚
RESET
复位请求，输入、高电平有效 该信号有效，将使CPU回到其初始状态；当
他再度返回无效时，CPU将重新开始工作 8088复位后CS＝0FFFFH、IP＝0000H，所
以程序入口在物理地址0FFFF0H
通常在信号名称加 上划线（如：MX）或星号（如：MX*） 表示低电平有效
8088的引脚图
GND
A14 A13 A12 A11 A10 A9 A8 AD7 AD6 AD5 AD4 AD3 AD2 AD1
AD0 NMI INTR CLK GND
1
40
2
39
3
38
4
37
5
36
6
35
7 8088 34
8
33
9
32
10
31
11
30
12
29
13
28
14
27
15
26
16
25
17
24
18
23
19
22
20
21
VCC（5V）
A15 A16 / S3 A17 / S4 A18 / S5 A19 / S6 SS0* (HIGH) MN / MX*
RD*
HOLD (RQ*/ GT0*) HLDA (RQ* /GT1*) WR* (LOCK*)
INTR（Interrupt Request）