基于verilog的序列检测
基于verilog的序列检测器设计
基于verilog的序列检测器设计作者：周小仨来源：《软件工程师》2015年第03期摘要：随着科技的飞速发展，传统的电子技术逐渐被现代电子技术取代，以FPGA/CPLD 为硬件，以verilog语言为软件的EDA技术应用越来越广泛，本文旨在以一个具体的序列检测器的设计为例，将以硬件描述语言来设计芯片的流程呈现给大家。
关键词：verilog；序列检测器；状态；EDA中图分类号：TP273 文献标识码：A1 引言（Introduction）在数字信号的传输和数字系统产品的设计和测试过程中，往往需要用到一组特定的串行数字信号，我们把产生序列信号的模块电路称作序列信号发生器，如要求产生一串序列“10001110”为例来给大家展示EDA设计有限状态机的过程[1]。
本电路由计数器与数据选择器两部分构成，结构框图如图1所示，该锁存输出的功能是为了消除电路产生的毛刺。
图1 结构框图Fig.1 Structure diagram2 序列检测器的基本工作过程（The basic workingprocess serial detector）有限状态机一般用来检测一组或多组由二进制码组成的脉冲序列信号，广泛应用于在数字系统中。
当该特定序列检测器连续接收到一组二进制码，如果这组二进制码与检测器中预先设置的码能匹配成功，就输出1，否则输出0。
因为该检测的关键在必须连续接受正确码，中间只要出错以为，就必须重新进行检测，所以要求该检测器记住前一次的正确码及正确序列，直到在连续的检测中所有的串行二进制码都能连续匹配成功。
检测二进制码中，只要有任何一位没匹配成功都回到初始状态重新开始匹配[2]。
方框图如图2所示。
图2 状态流程图Fig.2 State flow diagram3 状态机的基本设计思想（The basic design idea ofstate machine）在数字系统中，当状态连续变化，我们可以采用状态机的设计思想来提高设计效率，还可以增加程序的可读性，从而降低错误的概率。
基于FPGA的序列检测器设计
计 的序列检测器容 易修改 ，可移植 性好。
１．序列检测器的原理
在数字通信 中 ，为 了保证信 息的可靠传输 ，一般需要 在发送端加人
固定 的同步码组 ，而在接 收端则需 要检 出该 同步码 组。接 收端 采用 的
序列检 测器就是 一种用 来检测一 组或多组 序列信号 的 电路 ，当检测 到 一 组 或多组 由二 进制组 成的脉 冲序列信号 时 ，如果 这组码 与检测器预
始检测 。直 到在连续 的检测 中所收到的每一位码 与预置数的对应码相
同 。
２．序列检测器 的工作过程
根据 序列检 测器 的原理 ，设 计序列检 测器 的关 键在 于获取正确 的
状 态转移 图 ，为 了减 少错 误检测 的概 率 ，序 列检测 器应 该预置 起始 状 态 。本设 计的序列检测 器能够从连续接收 到的一 组串行码流 中检测 出
—
一
ＥＮＴＩＴＹ ｊｃｑ ＩＳ
ＰＯＲＴ（ｅｌｋ，ｒｓｔ， ＩＮ ＳＴＤ—ＬＯＧＩＣ；一 工作 时钟 ，复位信号 ，串行输
入 数据位
ＥＮＤ ｊｃｑ；
ｙ：ＯＵＴ ＳＴＤ ＬＯＧＩＣ）；一 检测结果输 出 —
ＡＲＣＨＩＴＥＣＴＵＲＥ ａｒｔ ＯＦ ｊｃｑ ＩＳ
ＴＹＰＥ ＳＴＡ ｉｓ（ｓ８，ｓ７，ｓ６，ｓ５，ｓ４，ｓ３，ｓ２，ｓｌ，ｓｏ）；
先设置 的码相 同则输 出 １，否则输 出 ０。由于这种 检测 的关 键在于正确
序列码 的收到必 须是连 续的 ，这 就要求检测 器必须 记住前一 次的正确
码及 正确的序列 ，直 到连续的检 测中所 收到的每一 位码都 与预置数 的
对应码 相 同。在检测过 程中 ，任 何一位不相 等将 回到初始状 态重新检测器 每收到 一个符合 要求 的串行码 ，就需要一 个状态进 行
用状态机实现序列检测器实验报告
实验报告用状态机实现序列检测器实验一、实验目的1.用Verilog HDL描述有限状态机电路。
2.IPCORE的概念与设计。
二、实验内容1.应用有限状态机的设计思路，检测从FPGA片上ROM读出的串行数据是否是特定的数据。
2.每个人需要检测的数据是所用的电脑编号+200后转换的8位二进制数。
三、实验要求1.拟用按键、拨动开关实现系统的时钟，复位信号的输入。
2.一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为”100101”，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块）仍使用消抖模块，对由按键输入的时钟进行消抖处理。
3.读取的串行数据为rom中固化的一个宽度为1bit，深度为16bits的数据。
四、设计思路软件的设计框图如下,该实验可以分为几个模块，rom数据读出模块，串行检测模块，数码管显示模块,顶层模块。
输入的clk为按键消抖后输出的数据，按下一次检测一次，在时钟的上升沿读出数据，时钟的下降沿检测数据，串行模块输出的4bits的数据，直接送给数码管译码模块，译码输出。
五、设计原理1.ROM IP核的生成首先在ISE自己的工程中新建一个块内存，Block Memory Generator，配置深度为16，宽度为1bit，选择生成的类型为单端ROM，然后选择一个已经编写好的memory初始化文件。
Memory初始化文件，编写coe文件：这里我要写入的是226，所以二进制是11100010，写入的内容如下，：memory_initialization_radix=10;memory_initialization_vector=1 1 1 0 0 0 1 1 1 0 1 0 1 0 1 0;保存并选择载入。
2.读取rom中的数据根据时钟上升沿读取数据，所以可以写出rom读的代码，代码如下：module read_rom(clk,da,rst);input clk;input rst;output da;reg[3:0] counter;always@(posedge clk or posedge rst) beginif(rst)counter<=1'b0;else counter<=counter+1'b1;enddata_rom u1(.clka(clk), // input clka.addra(counter), // input [3 : 0] addra.douta(da) // output [0 : 0] douta);编写仿真激励文件，得到如下波形，分析可以知道，时钟上升沿数据被读取，读取的数据与我们在配置文件中写入的相同。
实验三_用状态机实现序列检测器的设计Verilog
实验三用状态机实现序列检测器的设计一、实验目的：用状态机实现序列检测器的设计，并对其进行仿真和硬件测试。
二、原理说明：序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出a，否则输出b。
由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。
在检测过程中，任何一位不相等都将回到初始状态重新开始检测。
例3-1描述的电路完成对序列数"11100101"的。
当这一串序列数高位在前（左移）串行进入检测器后，若此数与预置的密码数相同，则输出“a”，否则仍然输出“b”。
【例3-1】//顶层文件：module XULIEQI(clk,reset,din18,LED7S);input clk;input reset;input [17:0] din18;output [6:0] LED7S;wire [3:0] AB;wire [17:0] din18;xulie u1 (clk, din18, reset, din);schk u2 (din,clk,reset,AB);decl7s u3 (AB,LED7S);endmodule//串行检测：module schk(DIN,CLK,CLR,AB);input DIN,CLK,CLR;output[3:0] AB;reg [3:0] AB;reg [7:0] Q;parameteridle = 8'b00000000,a = 8'b00000001,b = 8'b00000010,c = 8'b00000100,d = 8'b00001000,e = 8'b00010000,f = 8'b00100000,g = 8'b01000000,h = 8'b10000000;parameter data=8'b11100101;always @(posedge CLK or negedge CLR) if(!CLR)beginQ <= idle;endelsebegincase(Q)idle:beginif(DIN==data[7]) Q<=a;else Q<=idle;enda:beginif(DIN== data[6]) Q<=b;else Q<=idle;endb:beginif(DIN== data[5]) Q<=c;else Q<=idle;endc:beginif(DIN== data[4]) Q<=d;else Q<=c;endd:beginif(DIN== data[3]) Q<=e;else Q<=a;ende:beginif(DIN== data[2]) Q<=f;else Q<=idle;endf:beginif(DIN== data[1]) Q<=g;else Q<=b;endg:beginif(DIN== data[0]) Q<=h;else Q<=idle;endh:beginif(DIN== data[7]) Q<=a;else Q<=idle;enddefault :Q<=idle;endcaseendalways @(Q)beginif(Q==h) AB <= 4'b1010 ;else AB <= 4'b1011 ;endendmodule//前端预置8位数据输入：module xulie(clk, din18, reset, din);input clk;input[17:0] din18;input reset;output din;reg din;parameters0 = 5'b00000,s1 = 5'b00001,s2 = 5'b00010,s3 = 5'b00011,s4 = 5'b00100,s5 = 5'b00101,s6 = 5'b00110,s7 = 5'b00111,s8 = 5'b01000,s9 = 5'b01001,s10 = 5'b01010,s11 = 5'b01011,s12 = 5'b01100,s13 = 5'b01101,s14 = 5'b01110,s15 = 5'b01111,s16 = 5'b10000,s17 = 5'b10001;reg[4:0] cur_state,next_state;always @ (posedge clk or negedge reset) if(!reset)cur_state <= s17;elsecur_state <= next_state;always @ (cur_state or din18 or din ) begincase (cur_state)s17 : begindin <= din18[17];next_state <= s16;ends16 : begindin <= din18[16];next_state <= s15;ends15 : begindin <= din18[15];next_state <= s14;s14 : begindin <= din18[14];next_state <= s13;ends13 : begindin <= din18[13];next_state <= s12;ends12 : begindin <= din18[12];next_state <= s11;ends11 : begindin <= din18[11];next_state <= s10;ends10 : begindin <= din18[10];next_state <= s9;ends9 : begindin <= din18[9];next_state <= s8;ends8 : begindin <= din18[8];next_state <= s7;ends7 : begindin <= din18[7];next_state <= s6;ends6 : begindin <= din18[6];next_state <= s5;ends5 : begindin <= din18[5];next_state <= s4;ends4 : begindin <= din18[4];next_state <= s3;s3 : begindin <= din18[3];next_state <= s2;ends2 : begindin <= din18[2];next_state <= s1;ends1 : begindin <= din18[1];next_state <= s0;ends0: begindin <= din18[0];next_state <= s17;enddefault : begindin <= 1'b0;next_state <= s0;endendcaseendendmodule提示：1.若对于D <= "11100101 "，电路需记忆：初始状态、1、11、111 、1110 、11100、111001、1110010、11100101 共9种状态。
序列检测器verilog课程设计
序列检测器verilog课程设计一、课程目标知识目标：1. 掌握Verilog硬件描述语言的基本语法和结构；2. 理解序列检测器的基本原理和工作流程；3. 学会使用Verilog设计并实现序列检测器。
技能目标：1. 能够运用Verilog语言编写简单的数字电路模块；2. 能够对序列检测器进行模块划分，并进行代码编写和仿真；3. 能够分析并解决序列检测器设计过程中遇到的问题。
情感态度价值观目标：1. 培养学生对数字电路设计的兴趣和热情，提高其主动学习的积极性；2. 培养学生的团队协作意识，使其学会在团队中发挥自己的作用；3. 培养学生严谨的学术态度，注重实验数据和结果的分析。
分析课程性质、学生特点和教学要求：本课程为电子与计算机工程专业高年级学生的专业课程，旨在培养学生的硬件设计能力。
学生已具备一定的数字电路基础和Verilog编程能力。
课程要求学生能够独立完成序列检测器的设计和仿真，并在实践中提高自身的问题分析和解决能力。
课程目标分解为以下具体学习成果：1. 能够熟练使用Verilog编写基本的数字电路模块；2. 能够理解和分析序列检测器的工作原理；3. 能够独立完成序列检测器的模块划分、代码编写和功能仿真；4. 能够针对设计过程中遇到的问题进行有效分析和解决；5. 能够在团队项目中发挥自己的优势，为团队贡献力量；6. 能够严谨对待学术问题，注重实验数据和结果的准确性。
二、教学内容1. Verilog基础知识回顾：变量定义、数据类型、运算符、控制语句等；2. 序列检测器原理讲解：序列检测器的功能、应用场景、工作原理及状态机设计方法；3. Verilog模块编写：根据序列检测器原理，编写Verilog代码，包括模块声明、端口定义、逻辑描述等；4. 序列检测器模块划分：对序列检测器进行模块划分，实现模块化设计；5. 代码仿真与调试：使用ModelSim等仿真工具，对Verilog代码进行功能仿真，分析并解决可能出现的问题；6. 实验与分析：结合实际电路，搭建序列检测器，进行验证实验，分析实验结果；7. 团队项目实践：分组进行序列检测器设计，培养学生的团队协作能力和实际操作能力；8. 课程总结与拓展：对本章节内容进行总结，拓展学习其他类型的数字电路设计方法。
基于verilog的序列检测器设计
Ｋｅ ｙｗｏ ｒ ｄｓ ： ｖ ｅ ｒ ｉ ｌ ｏ ｇ； ｓ ｅ ｒ ｉ ａ ｌ ｄ ｅ ｔ ｅ ｃ ｔ ｏｒ ； ｓ ｔ ａ ｔ ｅ ； ＥＤ Ａ
第 １ ８ 卷 第 ３ 期 ２ ０ １ ５ 年３ 月
软件 工程师
Ｓ ＯＦ Ｔ ＷＡ Ｒ Ｅ Ｅ Ｎ Ｇｌ Ｎ Ｅ Ｅ Ｒ
、 ， ０ １ ． １ ８ Ｎ ｏ ． ３
Ｍａ ｒ ． ２ ０ １ ５
文章 编 号 ：１ ０ ０ ８ － ０ ７ ７ ５ （ ２ ０ １ ５ ） 一 ０ ３ — ０ ７ — ０ １
有 限状 态机 一般 用来检 测一 组或 多组 由二 进制码 组成 的 脉冲 序列信 号 ，广泛 应用于 在数字 系统 中。 当该 特定 序列 检
１ 引言（ Ｉ ｎ ｔ ｒ ｏ ｄ ｕ ｃ ｔ ｉ ｏ ｎ ）
在数 字 信 号 的 传输 和 数 字 系统 产 品的设 计 和 测 试过 程 中 ，往 往需 要用 到一组特 定 的串行数 字信 号 ，我 们把产 生序 列信号 的模 块 电路 称作序 列信 号发生 器 ，如要求 产生 一串序 列 “ １ ０ ０ ０ １ １ １ ０ ”为例 来给大家展 示Ｅ ＤＡ设计有 限状态 机的过 程…。本 电路 由计 数器与数据选择器 两部分构成 ，结构框 图如 图１ 所示 ，该锁 存输出的功能是为 了消 除电路产生 的毛刺 。
现 给大 家 。 关 键 词 ：ｖ ｅ ｒ ｌ ｆ ｏ ｇ ｝序列 检 测器 ；状 态 ；Ｅ Ｄ Ａ
中图分类号 ：Ｔ Ｐ ２ ７ ３
文献标识码 ：Ａ
FPGA实验报告10--0101序列检测器
Lab 10 0101序列检测器仿真集成1101班1.实验目的熟悉用Modelsim进行波形仿真的方法。
掌握用Verilog HDL 语言描述0101序列检测器的方法。
熟悉用Verilog HDL 语言编写testbench。
2.实验内容a)理解并掌握状态机与testbench的描述方法。
b)使用Modelsim软件得到仿真波形。
c)使用DE0开发板下载。
3.代码分析状态机描述定义模块名与输入输出，clk为时钟信号，rst为控制信号，seq 为待检测信号；输出是det.同时定义了四个状态（独热码）s0,s1,s2,s3;和reg型变量state,next_state.module seqdet(clk,rst,seq,det);input clk;input rst;input seq;output det;parameter s0=4'h1;parameter s1=4'h2;parameter s2=4'h4;parameter s3=4'h8; // 独热码reg det;reg [3:0] state, next_state状态转移：当rst=1时，state初始化为s0状态；当rst=0时，state的状态随着驱动变化。
always@(posedge clk) beginif(rst)state <= s0;elsestate <= next_state;end状态驱动：随着待检测信号的变化，状态在s0,s1,s2,s3之间变化，最终影响输出。
a lways @(posedge clk) begincase(state)s0: next_state=((seq==1)?s0:s1);s1: next_state=((seq==1)?s2:s1);s2: next_state=((seq==1)?s0:s3);s3: next_state=((seq==1)?s0:s1);default: next_state=((seq==1)?s0:s1);endcaseend输出：当现态state=s3时，det=1，即检测到一个0101序列。
序列检测器设计实践报告
序列检测器设计实践报告一、引言序列检测器是现代通信系统中的关键组件之一，它能够检测出接收到的数据序列是否符合特定规则或模式。
在本次实践中，我们通过使用Verilog HDL 语言和ModelSim 软件，成功设计了一个基于有限状态机的序列检测器。
本报告将详细介绍设计实践的目标、设计思路、实现过程以及结果与分析。
二、设计目标本次实践的设计目标是设计一个序列检测器，其输入为一串二进制数据序列，输出为判断该数据序列是否符合预定的模式。
具体要求如下：1. 输入数据序列长度为N。
2. 设计的状态机模型能够正确判断数据序列是否匹配给定的模式。
3. 能够根据实际需要，设计一个可重用的序列检测器。
三、设计思路为了实现序列检测器，我们采用了有限状态机（Finite State Machine）的设计方法。
基于有限状态机的序列检测器通常包含以下几个关键部分：1. 状态寄存器（State Register）：用于保存当前状态的寄存器。
2. 状态转移逻辑（State Transition Logic）：用于根据当前状态和输入决定下一状态。
3. 输出逻辑（Output Logic）：用于根据当前状态和输入决定输出。
在本次实践中，我们根据识别特定序列的要求设计了一个有限状态机模型。
具体步骤如下：1. 根据给定的数据序列模式，分析出可能的状态数以及状态转移条件。
2. 基于状态数和状态转移条件，设计状态转移表和状态转移条件的真值表。
3. 使用Verilog HDL语言，将状态寄存器、状态转移逻辑和输出逻辑实现为模块。
4. 将各个模块组合在一起，以实现完整的序列检测器。
四、实现过程1. 建立状态转移表和真值表根据给定的数据序列模式，我们设定了以下状态：- `S0`：初始状态；- `S1`：序列开始状态；- `S2`：序列匹配状态；- `S3`：序列不匹配状态。
根据分析，我们得到以下状态转移表和状态转移条件的真值表：状态/输入0 1S0 S1 S0S1 S2 S0S2 S2 S3S3 S1 S0状态/输入输出-S2 1S3 02. 实现Verilog HDL模块我们根据状态转移表和真值表，用Verilog HDL语言实现了状态寄存器、状态转移逻辑和输出逻辑。
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#
# add wave *
# view structure
# .main_pane.structure.interior.cs.body.struct
# view signals
# .main_pane.objects.interior.cs.body
always@ (posedge CLK or negedge RST_N)
begin
if(!RST_N) s0<=7'b1001101;
else
begin
s1=s1<<1;
s1[0]=Q;
if (s1==s0) F=1'b1;
else F=1'b0;
end
end
endmodule
二：序列检测的测试代码：
`timescale 1 ps/ 1 ps
module jiance_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg CLK;
reg Q;
reg RST_N;
Loading work.jiance_vlg_tst
# Loading work.jiance
# ** Warning: (vsim-3009) [TSCALE] - Module 'jiance' does not have a `timescale directive in effect, but previous modules do.
实验名称
专业、年级
学号
姓名
序列检测
以下内容由实验指导教师填写（实验内容请以批注的形式批阅）
实验项目完成情况
实验项目成绩
指导教师
时间
年月日
实验八：序列检测
一：序列检测的源程序:
module jiance(RST_N,CLK,Q,F);
input RST_N,CLK,Q;
output F;
reg F;
reg [6:0] s0,s1;
);
initial
begin
RST_N=0;
CLK=1;
Q=1;
#10 Q=0;
CLK=0;
#10 Q=0;
#10 Q=1;
Cห้องสมุดไป่ตู้K=1;
#10 Q=1;
#10 Q=0;
#10 Q=1;
end
initial $monitor($time,"%b",CLK,Q,F); endmodule
三：Transcript显示结果：
// wires
wire F;
// assign statements (if any)
jiance i1 (
// port map - connection between master ports and signals/registers
.CLK(CLK),
.F(F),
.Q(Q),
.RST_N(RST_N)
# run -all
# 011x
# 1000x
# 3011x
# 5010x
# 6011x
四：测试波形如下图所示：
Q=1;
Q=0;
Q=0;
Q=1;
Q=1;
Q=0;
Q=1;