VDMOS均匀掺杂外延区的优化设计
高压VDMOS器件的优化设计研究的开题报告
高压VDMOS器件的优化设计研究的开题报告
题目：高压VDMOS器件的优化设计研究
一、研究目的和意义：
随着电力电子技术的不断发展，高压VDMOS器件在电力电子领域中应用越来越广泛。
当前，需要更加高效的高压VDMOS器件去满足电力电子市场的需求，所以研
究高压VDMOS器件的优化设计具有重要的现实意义。
本论文将针对高压VDMOS器件的结构、制造工艺和电学性能等方面进行综合优化设计研究。
二、研究内容：
1. 高压VDMOS器件的结构优化设计。
通过对高压VDMOS器件倒膜、掺杂、金属线路等制造工艺进行优化改进，提高器件的性能，包括增强漏电流能力、提升IOFF水平等。
2. 高压VDMOS器件的电学性能优化设计。
通过研究器件的漏电流、漏电流均衡性、开关动态损耗等方面的性能，提高器件的性能，保证器件在更高电压和电流情况下的稳定性和可靠性。
三、研究方法和技术路线：
1. 利用模拟仿真分析软件进行器件的结构设计，包括P型区域加工方式、掺杂浓度的确定等。
2. 采用大量的实验测试数据，包括各项电特性测试、参数测量等对VDMOS器件进行电学性能的评测，为后续优化设计提供重要数据支持。
3. 借助先进晶圆加工技术和制造工艺，进行实验测试，设计高压VDMOS器件的优化可制造方案。
四、预期研究成果：
本文预计通过对高压VDMOS器件结构设计和电学性能的优化研究，得到单个器件的优化结果和系列化生产可靠性和性能的保障。
针对器件所面临的各项问题和挑战，提出了新的研究构想，解决不同市场需求的技术方案，为电力电子领域的应用提供了
重要的技术支撑。
VDMOS设计、工艺、应用精华资料
生长 晶向 导电类型 掺杂 电阻率 电阻率径向 梯度 (离边缘 6MM 处) 含氧量 含碳量 厚度 外延层 特性 导电类型 掺杂 电阻率/厚度 及片内均匀 性 电阻率片内 均匀性 (离边缘 6MM 处) 2.
< 15% 12.5-16.5 < 0.5 52515 45015
< 15% 12.5-16.5 < 0.5 45015 ppm(新 ASTM) ppm(新 ASTM) m
1
1
综述 1.1 功率 DMOS 的发展历史、现状和将来。 以 IR 为例,下图为功率 DMOS 过去近三十年的技术路线发展图:
2
1.2
功率 DMOS 器件的主要特点。 以功率 DMOS 器件与双极型 BJT 管相比,有以下特点:
1.3
功率 DMOS 器件的 datasheet 介绍。 1.3.1 最大值参数介绍
3
以 IRF630 为例:
4
1.3.2
电参数参数介绍
5
以 IRF630 为例
6
1
器件结构设计 1.1 器件结构介绍。 芯片正面图:
以 IR 使用的六角型元胞为例:
7
Cross-Sectional View of a Cell and Device Symbol of N-Channel Power MOSFETs
场板结构 Al Oxide p n
上图为场板终端的基本结构，它的基本原理是通过金属场板覆盖 在 PN 结上，从而降低 PN 结的电场，尤其在 PN 的表面和边缘位置的 电场，它的特点是结构设计简单、占硅表面积较少，适用的电压在 200V 以下。
保护环结构
P n
P （FLR）
P（FLR）
VDMOS横向变掺杂终端的优化与设计
VDMOS横向变掺杂终端的优化与设计赵磊;冯全源【摘要】击穿电压是垂直双扩散场效应晶体管(VDMOS)最重要的参数之一,器件的耐压能力主要由终端决定,终端区耗尽层边界的曲率半径制约了击穿电压的提升.横向变掺杂(Variable Lateral Doping)技术是调整深阱杂质的注入开窗和掩膜间距,在终端形成一个渐变的P型轻掺杂区,使反向偏压下终端区耗尽层边界的曲率半径变大.通过计算机仿真软件Sentaurus TCAD设计了一种650 V横向变掺杂结构终端.仿真结果表明,横向变掺杂结构终端可以有效缩小芯片面积和提高击穿电压,横向变掺杂结构终端的反向击穿电压为700 V,终端长度为118μm.与有相同击穿电压的场限环结构终端相比,其终端长度减小了25.8％.此外,工艺设计复杂,但设计方法可以作为实际制造的参考.【期刊名称】《电子元件与材料》【年(卷),期】2018(037)009【总页数】4页(P53-56)【关键词】垂直双扩散场效应晶体管(VDMOS);场限环;横向变掺杂;击穿电压;终端;功率器件【作者】赵磊;冯全源【作者单位】西南交通大学微电子研究所,四川成都 611756;西南交通大学微电子研究所,四川成都 611756【正文语种】中文【中图分类】TN386功率半导体器件中VDMOS(Vertical Double Diffusion Power Metal-Oxide-Semiconductor)是一种常见的器件,VDMOS器件的结构由元胞区和终端区两部分组成,VDMOS器件的主要参数是击穿电压、阈值电压、导通电阻;而元胞区决定器件的阈值电压和导通电阻,终端区决定了器件的反向击穿电压。
目前VDMOS在工业中经常使用的终端有以下几种:场板(Filed Plate,FR)、场限环(Filed Limiting Ring,FLR)、结终端扩展(Junction TerminationExtension,JTE)、横向变掺杂(Variation of Lateral Doping,VLD)[1]。
高压VDMOSFET导通电阻的优化设计
高压VDMOSFET导通电阻的优化设计白朝辉;王标【摘要】以500 V VDMOS为例,首先分析了高压VDMOS导通电阻与电压的关系,重点讨论穿通型VDMOS的外延厚度与器件的耐压和导通电阻的关系.给出对高压VDMOS外延层厚度的优化方案,并基于理论分析在器件仿真设计软件平台上成功完成了耐压500 V、导通电阻0.85 Ω的功率VDMOS器件的设计和仿真.【期刊名称】《现代电子技术》【年(卷),期】2007(030)016【总页数】3页(P174-176)【关键词】VDMOS;穿通型VDMOS;优化外延层;导通电阻【作者】白朝辉;王标【作者单位】西安卫光科技有限公司,陕西,西安,710065;西安卫光科技有限公司,陕西,西安,710065【正文语种】中文【中图分类】TP4511 引言功率VDMOS (Vertical Double-diffused Metal Oxide Semiconductor)是在MOS集成电路工艺基础上发展起来的新一代电力电子开关器件，实现了电力设备高功率大电流高耐压的要求。
由于其独特的开关速度快、驱动功率小、安全工作区宽、温度稳定性好、没有少子存储效应、具有负的电流温度系数等优点，被广泛地应用于开关电源、汽车电子、不间断电源、电力转换电路、节能灯、逆变器等各种领域。
为了降低器件本身的功耗，希望器件的导通电阻越小越好。
然而通过增大器件面积来减少器件导通电阻会使器件的生产成本增加；因此，如何减小器件单位面积的导通电阻(即特征导通电阻)就成为人们研究的重要课题。
本文旨在通过计算找出500 V的VDMOS导通电阻的最佳化设计并使用Tsuprem4和MEDICI对其仿真验证。
2 高压VDMOS电阻本文设计的主要电参数指标为耐压BVDS大于500 V、导通电阻Ron小于0.85 Ω、阈值Vth为2～4 V、最大电流Id为8 A。
不同耐压的VDMOS中的N+源电阻、沟道电阻、JFET区电阻、漂移区电阻、衬底电阻在VDMOS的导通电阻所占的比例不同，如图1所示。
VDMOS设计、工艺、应用精华资料
#title
Cell (10,7) simulation of 650VN for wfr (22.8 ohm.cm, 58um) spac=0.15 spac=0.1 spac=0.15 spac=0.5 spac=0.5
line x loc=5 line x loc=10 line x loc=13.5 line y loc=58 line y loc=59
8
1.2
总体评价指标 FOM
FOM 指 figure of merit (品质因数)，历史上 DMOS 设计人员只专注于开启电
阻 RDS(on) 越低越好，这样开通损耗越低，近年来，随着器件工作频率越来越 高，开关损耗比重也越来越大，由于技术的不停发展，设计人员可以设计出较小栅 电荷 Qgd 的器件，所以使得 RDS(on) 和 Qgd 之间要做平衡，对高频应用来讲， RDS(on) x Qgd 可以用来评估比较不同 DMOS 器件的 FOM。
6%
6%6%
6%
6%
18
过渡区宽度 3. 直径 主参考面长 度 主参考面晶 向 次参考面长 度 次参考面定 位 弯曲度(外延 后) 翘曲度(外延 后)
延后)
Transition Width Mechanical Characteristics Diameter Primary Flat Length Primary Flat Orientation Secondary Flat Length & Secondary Flat Location Bow Warp Variation (TTV)
# source implant and drive in implant arsenic dose=8e15 energy=120 tilt=0 gauss diffus time=60 temp=975 nitro structure outfile=3CW065-1007 tonyplot 3CW065-1007 # SP implant implant boron dose=4e15 energy=120 tilt=0 gauss # LTO, reflow, opening deposit oxide thick=0.78 divisions=5 diffus time=12.5 temp=850 t.final=975 nitro diffus time=30 temp=975 nitro diffus time=25 temp=975 t.final=850 nitro etch oxide p1.x=8.0 left etch silicon start x=5 y=0.75 etch continue x=7.5 y=0.75 etch continue x=7.5 y=0 etch done x=5 y=0 deposit alum thickness=1 div=8 structure outfile=4CW065-1007 tonyplot 4CW065-1007 electrode name=source x=5 electrode name=gate x=13.5 y=-0.5 electrode name=drain backside structure outfile=SCW065-1007 tonyplot SCW065-1007
功率VDMOS器件用N N+型外延层过渡区的研究
研究报告科技创新导报 Science and Technology Innovation Herald26V D M O S 器件是一种电压控制型单极场效应晶体管，其通过栅极电压控制漏极电流，有着驱动电路简单、驱动功率小、高频特性好等显著，因而在电力电子、开关电源和高频感应加热等专业应用广泛。
V D M O S 器件制造工艺采用基于N /N +型外延层结构的超大规模集成电路精细加工技术，因而对外延材料的有着特殊的要求和标准。
外延层过渡区是衬底和外延层的交界处，从衬底浓度降低至外延浓度这一段区域，过渡区宽度一般定义为电阻率（或浓度）垂直方向改变2个数量级间的外延宽度，在工业上一般也可以近似的认定为从衬底浓度降低到外延浓度平区的宽度。
无论是V D M O S 功率器件，还是其它大多数的硅器件所需要的外延材料，都要求外延层的过渡区呈一个陡峭的结构，同时对整个圆片的过渡区宽度一致性也提出很高的要求，这主要是基于以下两个原因：①对于V D M O S 器件，外延层厚度与器件B V d s s 和R d s（o n）两个参数紧密联系，尤其是R d s（o n ），在高压V D M O S 器件中，R d s（o n ）的数值很大程度上依赖于外延电阻值。
而外延过渡区的宽度将直接影响到外延层的实际厚度进而影响到R e pi 的值。
过宽的过渡区将造成外延有效厚度的降低，减小了实际的外延电阻R e pi 值，从而造成器件设计参数与实际参数的偏离；而过渡区处出现的高阻层或反型层对器件的影响将更为严重，可能造成VDMOS的失效。
②面积越大的外延片其过渡区宽度的一致性也会越差。
从我们实际工艺统计数据分析来看，外延片边缘的过渡区宽度一般较中心部分较宽，外延材料一致性直接对应着器件击穿电压和导通电阻等电参数，将造成器件关键电参数的离散，从而造成器件整体性能、可靠性、成品率的下降。
根据V D M O S 器件工艺的不同和器件参数的不同，一般使用的是掺As或掺Sb的衬底。
VDMOS设计
垂直DMOS的仿真研究北京工业大学功率半导体器件研究室平面栅VDMOS晶体管剖面示意图⏹主要结构：包括有源区和终端两大部分。
⏹仿真内容：元胞仿真和终端仿真。
⏹仿真目的：优化结构，根据要求各参数间达到最佳折衷。
⏹最直观的目标是基本静态参数达标。
❑阈值电压；❑导通电阻；❑击穿电压等。
⏹特征电阻随单元间距的增加存在一个最小值；⏹元胞仿真的一个任务就是优化这一距离；对平行平面结，击穿电压BV pl 与外延层掺杂浓度Nepi 和厚度t 的关系，不同人给出不同经验公式：4.118)(10935.1-⨯≈DS epi BV N 1144/3)(1094-⨯=DS epi BV N 8/1)(40102323epi DS C DS N BV E BV t ⋅≈⋅=1.2.)()(1074.12.16cm BV t DS --⨯≈⏹根据理论计算，通过仿真进一步优化：❑固定外延层厚度，调整外延电阻率⏹仿真目的：❑使通态电阻和所需击穿电压达到最佳折中。
⏹实际PN结具有有限的曲率半径，造成电场集中；⏹为得到近乎理想的击穿电压，必须采用终端结构；⏹终端设计是功率DMOS器件设计的重点；⏹仿真的又一个目的就是：❑确定电场空间分布；❑采用合理的终端结构，优化电场分布，改进击穿电压。
VDMOS设计要点：场板在双平面结构中，临界场点最常出现的位置在薄栅氧和厚场氧之间的过渡区。
⏹当α较大时，Q点处的电场会导致电子向氧化层的注入，使击穿电压降低或漂移；⏹可增加浮置场环可以减少临界区的电场，使电场分布更均匀。
❑采用LOCOS技术确定有源区工艺可使浮置场环自动与有源区对准。
无p场环情况有p场环情况⏹对更高压的VDMOS器件，可采用三平面结构：❑它是将源区金属扩展过多晶硅场板边缘到第三个氧化层上❑作用是减小多晶硅场板边缘处的表面电场，改善器件的电压容量。
⏹在VDMOS元件中，击穿也可能发生在两个单元之间❑在两单元之间的区域，两相邻单元之间的距离对决定最大电场值起着根本作用；❑当单元间的距离太大时，相邻两个P体区的耗尽层与场板的有效结合作用消失。
VDMOS功率场效应管外延材料的研究的开题报告
VDMOS功率场效应管外延材料的研究的开题报告一、研究背景和目的随着先进电子技术的迅猛发展，功率场效应管 (VDMOS) 的应用越来越广泛。
外延材料是VDMOS器件的关键组成部分，直接影响器件的性能特点及其使用寿命。
因此，对VDMOS外延材料的研究变得愈加重要。
本文的主要研究目的是对VDMOS功率场效应管外延材料展开深入研究。
具体研究内容包括：探究VDMOS管外延材料对器件电性能的影响；分析外延材料结构特点及其对器件寿命的影响；探索优化外延材料制备工艺等方面。
二、研究内容及方法目前，VDMOS管外延材料主要有SiC、GaN和GaAs等材料。
本研究将重点研究SiC外延材料。
具体研究内容包括：1. 分析不同SiC外延材料对VDMOS管电性能的影响。
2. 探究SiC外延材料的生长工艺，并分析其对SiC晶体质量的影响。
3. 研究衬底的选择对生长的SiC外延材料结构特征的影响。
4. 采用器件物理模拟软件 (TCAD) 模拟不同SiC外延材料的器件，以深入研究外延材料对VDMOS管器件电性能的影响。
三、研究意义本研究重点探究了VDMOS功率场效应管外延材料在器件电性能、制备工艺等方面的特性。
具有以下重要意义：1. 可为SiC外延材料的研究提供新思路和方法，促进VDMOS管制备技术的进步。
2. 对探究SiC晶体的质量及电学性能特性具有重要参考意义。
3. 为工业界提供优质的SiC外延材料供应，满足各种不同应用场合的需求。
四、预期成果1. 对SiC外延材料的各项性能进行全面评估，包括生长工艺、SiC晶体质量、杂质浓度、晶体缺陷等。
2. 分析SiC外延材料电性能、结构特点、工艺优化等方面的问题。
3. 通过TCAD模拟，深入研究SiC外延材料对VDMOS管电性能的影响。
4. 确定一种高质量的SiC外延材料制备工艺，并为工业界提供优质的SiC外延材料供应。
五、研究总结本研究将探究VDMOS功率场效应管外延材料，着重研究SiC外延材料的制备工艺、电性能、结构特点等方面的问题。
一种改善MOCVD外延片均匀性的石墨盘[实用新型专利]
(19)中华人民共和国国家知识产权局(12)实用新型专利(10)授权公告号 (45)授权公告日 (21)申请号 201620374837.7(22)申请日 2016.04.28(73)专利权人 扬州中科半导体照明有限公司地址 225009 江苏省扬州市开发区临江路186号(72)发明人 赵新印 孙一军 童星 王恩平 肖志 王辉 王国宏 (74)专利代理机构 扬州市锦江专利事务所32106代理人 江平(51)Int.Cl.C23C 16/458(2006.01)(54)实用新型名称一种改善MOCVD外延片均匀性的石墨盘(57)摘要一种改善MOCVD 外延片均匀性的石墨盘，本实用新型涉及MOCVD 外延片生产技术领域，小石墨盘通过栓支撑在大石墨盘上；在所述小石墨盘上设置有中心片槽和边缘片槽，所述边缘片槽沿所述中心片槽的外周均匀分布；在所述小石磨盘的所述中心片槽的底面设有螺旋凹槽。
本实用新型使得中心片槽不同部位的温度有不同的降低，消除了由于栓导热造成的小盘中心局部温度较高的现象，改善了小盘中心片槽生长外延片的均匀性，同时也降低了小石墨盘中心和边缘温度差异，最终获得了整体均匀性很好的外延片。
权利要求书1页 说明书2页 附图2页CN 205635768 U 2016.10.12C N 205635768U1.一种改善MOCVD 外延片均匀性的石墨盘，包括大石墨盘和小石墨盘，所述小石墨盘通过栓支撑在大石墨盘上；在所述小石墨盘上设置有中心片槽和边缘片槽，所述边缘片槽沿所述中心片槽的外周均匀分布；其特征在于：在所述小石磨盘的所述中心片槽的底面设有螺旋凹槽。
2.根据权利要求1所述的改善MOCVD 外延片均匀性的石墨盘，其特征在于：所述螺旋凹槽为阿基米德螺旋凹槽，满足式r= a + b θ，其中，a为极径，b为阿基米德螺旋系数，θ为极角。
3.根据权利要求2所述的改善MOCVD 外延片均匀性的石墨盘，其特征在于：极径a为0～600mm，阿基米德螺旋系数b为0.01～10mm，极角θ为-36000～36000°。
具有多MO喷嘴垂直MOCVD反应腔外延层厚度均匀性的优化理论及应用
具有多MO喷嘴垂直MOCVD反应腔外延层厚度均匀性的优化理论及应用李建军;崔屿峥;付聪乐;秦晓伟;李雨畅;邓军【期刊名称】《物理学报》【年(卷),期】2024(73)4【摘要】金属有机物化学气相淀积(metal organic chemical vapor deposition,MOCVD)作为异质结半导体材料外延的关键手段,其外延层厚度均匀性会直接影响产品的良率.本文将理论与实验相结合,针对3个MO源喷嘴的垂直反应腔MOCVD,将各MO源喷嘴等效为蒸发面源,并引入一等效高度来涵盖MOCVD 的相关外延参数,建立外延层厚度与各MO源喷嘴流量间的定量关系,设计并利用EMCORE D125 MOCVD系统外延生长了AlGaAs谐振腔结构,根据实验测得的外延层厚度分布结果,利用最小二乘法对模型参数进行了拟合提取,基于提取的模型参数,给出了优化外延层厚度均匀性的方法.4 in(1 in=2.54 cm)外延片mapping反射谱的统计结果为,腔模的平均波长为651.89 nm,标准偏差为1.03 nm,厚度均匀性达到0.16%.同时外延生长了GaInP量子阱结构,4 in外延片mapping荧光光谱的统计结果为,峰值波长平均值为653.3 nm,标准偏差仅为0.46 nm,厚度均匀性达到0.07%.本文提出的调整外延层厚度均匀性的方法具有简单、有效、快捷的特点,且可以进一步推广至具有4个MO喷嘴以上的垂直反应腔MOCVD系统.【总页数】11页(P245-255)【作者】李建军;崔屿峥;付聪乐;秦晓伟;李雨畅;邓军【作者单位】北京工业大学【正文语种】中文【中图分类】TN3【相关文献】1.用光电导研究不同厚度未掺杂MOCVD GaAs外延层自由激子2.MOCVD反应腔中蓝宝石片温度均匀性研究3.缓冲层厚度对MOCVD法生长GaN外延薄膜性能的影响4.具有渐变层半导体DBR的MOCVD外延制备5.不同Mo层厚度的AlN/Mo/Sc_(0.2)Al_(0.8)N复合结构上MOCVD外延GaN因版权原因，仅展示原文概要，查看原文内容请购买。
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第20卷第11期半 导 体 学 报V o l.20,N o.11 1999年11月CH I N ESE JOU RNAL O F SE M I CONDU CTOR S N ov.,1999 VDMO S均匀掺杂外延区的优化设计3何 进 王 新 陈星弼(电子科技大学微电子所 成都 610054)摘要 本文通过外延区为均匀掺杂的VDM O S穿通击穿条件和外延区比导通电阻R on的理论分析,首次得到了R on随外延区参数、击穿电压变化的简捷普遍关系式.在此基础上提出了VD2 M O S为均匀掺杂外延区时的优化设计理论:对于各种高压VDM O S,只要外延区厚度取为同衬底浓度下突变结击穿时耗尽层宽度的最佳分割长度,即穿通因数F的倒数Γ为0175时,就可保证外延区R on为最小.凭借此理论,本文首次推出了VDM O S外延区优化设计的严格理论公式,纠正了一些文献引用经验关系或突变结关系导出的设计公式的不准确性及错误结论.这些理论结果可直接作为功率M O S等非电导调制器件的设计准则.EEACC:2560L,2560R1 引言功率M O S场效应晶体管是在M O S集成电路工艺基础上发展起来的新一代电力开关器件.自从1978年I R公司推出其垂直双扩散VDM O S新结构以来,电力M O SFET得到了迅速发展[1～3].这种器件采用电压控制方式,具有很大的输入阻抗,极高的开关速度,良好的热稳定性等一系列独特优点,目前已在开关稳压电源、高频加热、计算机接口电路以及功率放大器等方面获得了广泛应用.可以肯定,随着功率电子器件进一步向高压、高频、大电流方向发展,VDM O S必将显示更广阔的应用前景.对于VDM O S等M O S型功率器件,获得足够高的击穿电压和尽可能低的导通电阻R on 是设计中需要同时考虑的两个主要方向.对于耐压高的功率M O S器件,R on主要由外延区电阻决定.外延层愈厚,电阻率越高,击穿电压也愈高,同时导通电阻也越大.因此,功率M O S 器件存在击穿电压与导通电阻的矛盾,二者都主要取决于外延区参数(厚度和掺杂浓度).文献[4]通过变量积分法求出了VDM O S在最优掺杂分布条件下外延区比导通电阻R on随击穿电压的215次幂上升的关系.文献[5]在考虑电流的二维效应后也得出了优化掺杂下Ro ssel称为VDM O S极限关系的类似结论.采用穿通结构可以去掉VDM O S外延区不必要 3国家自然科学基金资助项目(批准号69776041)何 进 男,1966年出生,博士生,目前研究方向为功率半导体器件及半导体材料王 新 男,1967年出生,副教授,目前研究方向为新型功率器件及工艺陈星弼 男,1931年出生,教授,博士导师,长期从事新型M O S功率器件及功率集成电路的研究1998207209收到,1998211229定稿的额外欧姆压降,因而减薄外延区厚度.此外,实际功率M O S大多采用均匀掺杂的外延层材料.在这种情形下,R on的变化涉及穿通击穿电压BV PT、外延区厚度以及掺杂浓度,问题十分复杂.然而在VDM O S设计中,获知一般情况下R on如何随外延区设计参数及击穿电压变化却十分重要.文献[6]使用归一化的方法讨论了这个问题.结论却因推导过程的理论错误而不能使用,后面将证明这一点.本文通过上述结构VDM O S穿通击穿条件及外延区比导通电阻R on的理论分析,首次得到了一般情形下R on随外延区参数及击穿电压变化的普遍关系式.在此基础上提出了VDM O S外延区优化设计理论——最佳分割长度的选取.运用此理论,本文首次推出了VDM O S外延区优化设计的严格理论公式.其准确性优于文献[7]运用经验关系推出的设计公式和文献[8]不适当地代入突变结关系得出的结果,可直接用于功率M O S的优化设计.2 理论外延区均匀掺杂的穿通型VDM O S结构如图1所示,本文以N沟道VDM O S为例.根据文献[9],VDM O S漏源击穿电压BV PT与外延区比导通电阻R on可分别表示为BV PT=W PT E m ax(PT)-q2ΕN W 2PT(1)R on=W PTqΛN(2)式中 W PT为VDM O S外延区厚度,单位c m;E m ax(PT)为外延区穿通时最大电场,单位V c m;N为外延区掺杂浓度,单位c m-3;BV PT为VDM O S穿通击穿电压,单位V;q为一个电子电荷量,为116×10-19C;Ε为硅介电常数,为11045×10-12F c m;Λ为外延区载流子迁移率,电子为1360c m2 (V・s),空穴为495c m2 (V・s);R on为外延区比导通电阻,单位为8・c m2.图1 VDM O S结构示意图实际上,VDM O S截止行为类似一反偏穿通结.穿通结与相同衬底浓度的突变结存在一系列对应关系,图2示出了它们之间的联系.从图2可以看出,如果略去p+区及n+区对耐压的贡献,令BV PT与对应突变结击穿电压BV PN之比为x,穿通因数F的倒数为Γ,那么由文献[10]有E m ax(PT)=E m ax(PN)(3)BV PT BV PN=x, (0<x≤1)(4)W PT W PN=Γ, (0<Γ≤1)(5)从而有BV PT BV PN =2Γ-Γ2(6)879半 导 体 学 报20卷故Γ=1-1-x (7)x =1-(1-Γ)2(8)上式中,E m ax (PN )为对应突变结击穿时最大电场,单位为V c m ;W PN 为对应突变结击穿时耗尽层宽度,单位为c m .图2 p +2n -2n +穿通结构与同衬底突变结p +n -关系阴影区为p +2n -2n +电场及击穿电压.根据文献[11]E m ax (PN )=4010N 18(9)BV PN =5.34×1013N -34(10)将(9)、(10)式代入(1)并结合(7)式,有BV PT =5.34×1013(2Γ-Γ2)N-34(11)W PT =2.67×1010ΓN -78(12)将(11)、(12)代入(2)式,则R on =8.1×10-6ΓBV 2.5PT Λ(2Γ-Γ2)2.5(13)对于硅N 2沟道VDM O S ,R on =5.9×10-9ΓBV 2.5PT (2Γ-Γ2)2.5(14)对于硅P 2沟道VDM O S ,R on =1.6×10-8ΓBV 2.5PT (2Γ-Γ2)2.5(15)因此,(13)～(15)式成为穿通击穿VDM O S 外延区比导通电阻R on 的普遍关系式.从上述诸式可以看出:(1)对于满足穿通击穿的任意VDM O S 设计,R on 均随击穿电压BV PT 的215次幂上升,而与外延区是否优化设计及最佳掺杂分布无关.这推广了文献[4]、[5]只在最优掺杂或优化设计的特殊情形下才得到的R on 与BV 关系.(2)对于一定的击穿电压和外延层参数设计,选用迁移率高的材料或载流子类型,可使R on 得到一定程度的下降.对于Si 材料,N 2沟道VDM O S 之R on 比P 2沟道VDM O S 之R on 小63%.(3)当击穿电压及迁移率一定时,外延区设计参数的变化对R on 的影响可以通过一个参量——穿通因数F 的倒数Γ很简单地表示出来.R on 2Γ关系如图3.从式(13)可看出:Γ的取值大小反映了VDM O S 设计中外延层参数(厚度和掺杂浓度)的一系列选择.当Γ=1时,VDM O S 结构成为临界穿通结构情形(处于突变结和穿通结的过渡点上,一般称为理想二极管情形).这时,对于硅N 2沟道VDM O S ,R on (c )=5.91×10-9BV 2.5PT(16)对于硅P 2沟道VDM O S ,R on (c )=1.6×10-8BV 2.5PT (17)这与文献[12]将突变结击穿参数代入R on 表达式的结果完全一致.(4)对于均匀掺杂外延区,从(13)式可看出,外延层参数的最佳匹配可使R on 取得极小97911期何 进等: VDM O S 均匀掺杂外延区的优化设计值.用(13)式R on对Γ求导,可得出R on极小值的条件.即令9R on=0,结果为Γ0=0.75, 9R on9Γ0=0, 92R on9Γ20>0(18)所以,Γ0=0175时,W PT成为同衬底浓度突变结耗尽层宽度的最佳分割长度,R on取得极小值,VDM O S外延区为最优设计,正如图3所示.图3 R on随VDM O S外延区参数表征量Γ的变化规律此时,对于N2沟道VDM O SR on(m in)=5.2×10-9BV2.5PT(19)对于P2沟道VDM O S,R on(m in)=1.4×10-8BV2.5PT(20)由此可知:VDM O S优化设计时的R on比临界穿通设计的R on值有一定程度的下降.经计算,R on (m in)比R on(c)小约12%.对于高压VDM O S这是一个可观的改善.较之Γ<0175的穿通设计的R on值,R on(m in)下降比例更大.(5)Γ0=0175,R on为极小值的物理意义为:在满足要求的击穿电压BV PT下,当VDM O S外延区厚度W PT取为同衬底浓度的突变结击穿时耗尽层宽度W PN的最佳分割长度,即W PT=0175W PN时,就可保证VDM O S外延区实现R on为最小的优化设计.此时,对应Γ0的x0之值可计算出来.x0=BV PTBV PN=1-(1-Γ0)2=0.9375(21)3 VDMOS外延区优化设计的公式采用上述理论,可由公式(10)～(21)求出VDM O S外延层优化设计公式.当VDM O S 击穿电压为BV PT时,由(10)、(11)两式得W PT(op t)=2.086×10-6BV7 6PT(22)N(op t)=1.873×1018BV-4 3PT(23)W PT(op t)=2.00×1010N-7 6(op t)(24)以BV PT为变量,W PT(op t)及N(op t)与BV PT关系如图4所示.上述设计公式与文献[7]代入M iller提出的E c经验关系推出的结果相比,后者存在严重误差.与文献[8]代入突变结E c2 BV关系得出的结论相比,文献[8]外延层厚度公式误差较大,而掺杂浓度公式几乎一致.上述3式可作为PT型VDM O S设计外延层的准则.下面讨论优化设计与临界设计2穿通突变结情形参数大小的比较.在临界设计中,Γ=1,故按文献[10],有W PN(c)=2.57×10-6BV7 6PT(25)N PN(c)=2.01×1018BV-4 3PT(26)从而得W PT(op t) W PN(c)=81.2%(27)089半 导 体 学 报20卷图4 VDM O S 外延区优化设计参数与击穿电压BV PT 的关系N(op t )N PN (c )=93.2%(28)由此可见:VDM O S 外延区优化设计时,基区厚度仅比平行平面结2突变结设计时基区厚度减少1818%,即大约20%.而不是象文献[6]错误的结论那样,可减少50%.此外,优化设计时的衬底浓度比平行平面结2突变结设计时小1618%,即大约17%.4 结论本文通过高压VDM O S 穿通击穿条件和均匀掺杂外延区比导通电阻R on 表达式的理论分析,首次获得了穿通结构VDM O S 的R on 普适表达式,讨论了击穿电压、载流子迁移率以及满足击穿时外延区参数变化对R on 的影响规律.在此基础上提出了VDM O S 外延区优化设计之理论——最佳分割长度的选取.其内容为:在满足击穿电压要求下,只要外延区厚度取为同衬底浓度突变结击穿时耗尽层宽度的最佳分割长度,即穿通因数F 的倒数Γ为0175时,那么就可保证外延区R on 为最小.凭此理论,本文首次提出了VDM O S 外延区优化设计的严格理论公式,纠正了其它文献代入经验或突变结E c 关系推出的设计公式的不确定性.这些结果可以直接作为功率M O S 等非电导调制功率器件的优化设计准则.参考文献[1] T emp le .V .A .K .,L ove .R .P .,Gray .P .V .,IEEE T rans .E lectron D evices ,1980,27:343～349.[2] 陈萍,李志坚,刘理天,半导体学报,1996,17(8):622～627.[3] 周宝霞,陈治明,王守觉,半导体学报,1997,18(1):32～35.[4] H u .C .,IEEE T rans .E lectron D evices ,1979,26:243～244.[5] X ing 2B i Chen and H u .C.,IEEE T rans .E lectron D evices,1982,29:2985～987.[6] B.J.Baliga,M odern Pow er Sem iconducto r D evices,John W iley &sons,N ew Yo rk,(1985):157～159.[7] S .G .Sun ,J .D .P lumm er ,IEEE T rans .E lectron D evices ,1980,27:156～367.[8] H u .C .,IEEE T rans .E lectron D evices ,1984,31:1698～1700.[9] 陈星弼,功率M O SFET 与高压集成电路.南京:东南大学出版社,(1990),第182页.18911期何 进等: VDM O S 均匀掺杂外延区的优化设计289半 导 体 学 报20卷[10] S.K.Ghandni,Sem iconducto r Pow er D evices,John W iley&Sons,N ew Yo rk,(1977):36～37.[11] B.J.Baliga and S.K.Ghandni,So lid State E lectronics,1976,19(2),739～744.[12] B.J.Baliga,M odern Pow er Sem iconducto r D evices,John w iley&Sons,N ew Yo rk,1985:152～153.Opti m u m D esign of Ep itax i a l LayersW ith Un iform D op i ng for VDMOS Tran sistorH e J in,W ang X in,Chen X ingb i(Institu te of M icroelectronics,U niversity of E lectrical S cienceand T echnology of Ch ina,Cheng d u 610054)R eceived9July1998,revised m anuscri p t received29N ovem ber1998Abstract T he dom inan t featu re of h igh2vo ltage VDM O SFET design is the trade off be2 tw een the ideal b reakdow n vo ltage and the ideal on2resistance R on.O n the basis of analysis of the p unch2th rough b reakdow n and the m in i m izati on of R on conditi on s of VDM O S w ith the un ifo rm dop ing ep itax ial layers,the comm on exp ressing of R on is found and the theo ry of op ti m izati on of the un ifo rm dop ing ep itax ial layers of VDM O S has been develop ed.T he m in i m izati on of R on can be ach ieved by setting the ep itax ial th ickness W PT to beΓ0W PN,Γ0 being equal to0175(the best design coefficien t),W PN being the dep leti on w idth of ab rup t juncti on s w ith the sam e sub strate concen trati on s at b reakdow n.B y m ean s of the theo ry resu lts m en ti oned above,the op ti m um p aram eters exp ressi on of ep itax ial layers fo r VD2 M O S have also been ob tainned,w h ich can directly be u sed in op ti m um design of the non2 conductivity m odu lati on pow er sem iconducto r devices.EEACC:2560L,2560R。