基于Libero的数字逻辑设计仿真及验证实验实验报告(1_2)

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计算机学院gay

专业班

学号姓名教师评定

实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________

1、熟悉EDA工具的使用;仿真基本门电路。

2、仿真组合逻辑电路。

3、仿真时序逻辑电路。

4、基本门电路、组合电路和时序电路的程序烧录及验证。

5、数字逻辑综合设计仿真及验证。

注:所有基于Libero的实验,都在一个工程项目中完成,文件命名要求:工程文件名(Project Name):学号+下划线+姓名拼音首字母(例:学号3115000001姓名张小童,工程文件名为:3115000001_zxt)

实验报告

1、基本门电路

一、实验目的

1、了解基于Verilog的基本门电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际门电路芯片74HC00、74HC02、74HC0

4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

1、在自己的工程文件中,新建一个设计代码文件(Verilog Source File),文件命名规则:学号+下划线+BasGate

例:3115000001_BasGate.v

在自己的工程文件中,新建一个测试平台文件(HDL Stimulus File),文件命名规则:test_BasGate.v

2、进行针对74系列基本门电路的设计,并完成相应的仿真实验。

3、参考教材中相应章节的设计代码、测试平台代码(可自行编程),完成2输入与非门、2输入或非门、2输入与门、2输入或门、2输入异或门、非门的设计、综合及仿真。

4、提交针对基本门电路的综合结果,以及相应的仿真结果。

四、实验结果和数据处理

1、门电路

...模块清单及测试平台代码清单

(1)所有硬件功能模块的代码清单(关键代码应有注释)

(2)测试平台模块的代码清单(关键语句应有注释)

2、第一次仿真结果(截图

..)。

先将波形窗口背景设为白色

..,调整窗口至合适大小,使波形能完整显示,再对窗口

截图

..。后面实验中的仿真使用相同方法处理。

3、综合结果(截图

..)。

先将相关窗口调至合适大小,使RTL图能完整显示,对窗口截图,后面实验中的综合使用相同方法处理)

4、第二次仿真结果(综合后)(截图

..)。回答输出信号是否有延迟,延迟时间约为多少?

5、第三次仿真结果(布局布线后)(截图

..)。回答输出信号是否有延迟,延迟时间约为多少?分析是否有出现竞争冒险。

6、布局布线的引脚分配(截图

..)。

7、烧录(请老师检查)。

2、门电路的综合实验

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际要求进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

继续在上一实验所建的“学号+下划线+BasGate(例:3115000001_BasGate.v)”文件中添加两段模块设计代码,分别完成以下第1、2项实验内容,模块名自拟,要求有注释。

两个设计所对应的测试平台模块代码继续放在test_BasGate.v文件中,模块名自拟,要求有注释。

1、裁判表决电路

设计一个3输入、1输入的举重裁判表决电路,使用VerilogHDL描述该电路的功能,设计相关测试平台,完成综合、布局布线、仿真。

2、交通灯故障检测电路

设计一个3输入、1输出的交通灯故障检测电路,使用VerilogHDL描述该电路的功能,设计相关测试平台,完成综合、布局布线、仿真。

3、以上两个电路任选一个完成烧录和接电测试。

四、实验结果和数据处理

1、所有模块及测试平台代码清单

//举重裁判表决电路

//举重裁判表决电路测试平台

//交通灯故障检测电路

//交通灯故障检测电路测试平台

2、综合前仿真结果截图(任选一个模块,请注明)

3、综合结果RTL视图截图(任选一个模块,请注明)

4、综合后仿真截图(任选一个模块,请注明)。最大的传输延迟时间大概为多少?

5、布局布线引脚分配窗口截图

6、布局布线后仿真结果截图。最长的传输延迟时间约为多少?分析是否有出现竞争冒险。

7、烧录后接电测试,给老师检查。

3、组合逻辑电路

一、实验目的

1、了解基于Verilog的组合逻辑电路的设计及其验证。

2、熟悉利用EDA工具进行设计及仿真的流程。

3、学习针对实际组合逻辑电路芯片74HC148、74HC138、74HC153、74HC85、74HC283、74HC4511进行VerilogHDL设计的方法。

4、掌握Libero软件的使用方法。

二、实验环境

Libero仿真软件。

三、实验内容

在同学自己的工程文件中,新建一个设计文件和一个测试代码文件,命名要求:(1)设计文件命名为“学号+下划线+Comb”(例3115000001_comb.v),在该文件中,以下每一个设计对应一个模块,模块名为“姓名拼音首字母+下划线+74HCXX”。

(2)测试文件命名为test_Comb,在该文件中,以下每一个设计对应一个模块,模块名为test_74HCXX。

1、按课本P48的功能表完成74HC148的设计,编写设计代码、测试平台代码。

2、按课本P53的功能表完成74HC138的设计,编写设计代码、测试平台代码。

3、按课本P58的功能表完成74HC153的设计,编写设计代码、测试平台代码。

4、按课本P62的功能表完成74HC85的设计,编写设计代码、测试平台代码。其中测试平台的测试数据要求:进行比较的A、B两数,分别依次为本人学号的奇数位和偶数位(例如,当学号为3212005896时,A数依次取学号从左到右的奇数位,即数字3、1、0、

5、9,B数依次取学号从左到右的偶数位,即数字2、2、0、8、6),验证A、B 的比较结果。注意:若两数相等,需考虑级联输入(级联输入的各种取值情况均需包括)。

5、按课本P71的功能表完成74HC283的设计,编写设计代码、测试平台代码。

6、按课本P55的功能表完成74HC4511的设计,要求设计成扩展型,即能显示数字0~9、字母a~f,编写设计代码、测试平台代码。

7、上述内容均要求完成综合、布局布线及三次仿真,选择一个完成烧录及接电测试,完成后给老师检查。

四、实验结果和数据处理

1、所有模块及测试平台代码清单(关键语句要有注释)

//74HC148代码

//74HC148测试平台代码

//74HC138代码

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