Verilog串口通讯设计
1 串口通信基本特点随着多微机系统的应用和微机网络的发展，通信功能越来越显得重要。串行通信是在一根传输线上一位一位地传送信息.这根线既作数据线又作联络线。串行通信作为一种主要的通信方式，由于所用的传输线少，并且可以借助现存的电话网进行信息传送，因此特别适合于远距离传送。在串行传输中，通信双方都按通信协议进行，所谓通信协议是指通信双方的一种约定。约定对数据格式、同步方式、传送速度、传送步骤、纠错方式以及控制字符定义等问题做出统一规定，通信双方必须共同遵守。异步起止式的祯信息格式为：每祯信息由四部分组成：a.1位起始位。b.5~8位数据位。传送顺序是低位在前，高位在后.依次传送。c.一位校验位，也可以没有。d.最后是1位或是2位停止位。FPGA(Field Pmgrammable Gate Array)现场可编程门阵列在数字电路的设计中已经被广泛使用。这种设计方式可以将以前需要多块集成芯片的电路设计到一块大模块可编程逻辑器件中，大大减少了电路板的尺寸，增强了系统的可靠性和设计的灵活性。本文详细介绍了已在实际项目中应用的基于FPGA的串口通讯设计。本设计分为硬件电路设计和软件设计两部分，最后用仿真验证了程序设计的正确性。
2 系统的硬件设计本方案的异步串行通信的硬件接口电路图如图1所示，主要由四部分组成：RS-485数据发送模块、FPGA串口模块、MAX3223和DB9。各部分功能简述如下：RS-485数据发送模块是将前续电路的数据发送到FPGA，供本电路处理，亦即本电路的输入。RS485是符合RS-485和RS-4225串口标准的低功耗半双工收发器件，有3.3V和5V两种，在本设计中选用了3.3V的器件SP3485。SP3485的内部结构示意图如图2所示在本设计中。485的7脚和8脚与前端信号相连接，用于接收输入的数据。数据格式是这样的：一帧数据有25位，报头是16个高电平和1个低电平，接下来是 8位有效的数据。传输速率为700k波特率。2脚是使能端，与FPGA的I/O口相连，由FPGA提供逻辑控制信号。1脚和4脚也与FPGA相连，由 FPGA对输入数据进行处理。
图1异步串行通信硬件接口功能框图
图2 SP3485的内部结构示意图FPGA串口模块是将由RS-485发送过来的数据进行处理，提取出8位有效数据，并按异步串口通讯的格式要求输出到MAX3223的12脚。FPGA选用Xilinx 公司的Spartan II系列xc2s50。此部分为该设计的主体。如上所述，输入数据的传输速率为700k波特率。为了使FPGA能够正确地对输入数据进行采样，提高分辨率能力和抗干扰能力，采样时钟必须选用比波特率更高的时钟，理论上至少是波特率时钟的2倍。在本设计中选用4倍于波特率的时钟，利用这种4倍于波特率的接收时钟对串行数据流进行检测和定位采样，接收器能在一个位周期内采样4次。如果没有这种倍频关系，定位采样频率和传送波特率相同，则在一个位周期中，只能采样一次，分辨率会差。比如，为了检测起始位下降沿的出现，在起始位的前夕采样一次之后，下次采样要到起始位结束前夕才进行。而假若在这个周期期间，因某种原因恰恰使接收时钟往后偏移了一点点，就会错过起始位。造成整个后面位的检测和识别错误。针对本设计，FPGA的软件共分了三个模块： 1.时钟分频模块。模块的功能是用来产生所需要的数据采集时钟和数据传输时钟。系统主频是40M的。数据采集时钟是2.8M的，发送时钟是11.2k。 2. 提取数据模块。由RS485发送过来的数据共有25位，其中只有8位是有效数据。为了发送这8位有效数据。必须先将其提取出来。提取的办法是这样的：通过连续检测到的16个高电平和一个低电平。判断8位有效数据的到来。然后按照串行数据传输的格式，在加上起始位和停止位后，将其存储于输出缓冲寄存器中。在这里，我们的串行数据输出格式是这样规定的，一位起始位，八位数据位，一位停止位，无校验位。 3.串行数据输出模块。这一模块相对比较简单，波特率选为11.2k，模块的
功能是在移位输出脉冲的作用下，将输出缓冲寄存器中的数据移位输出。MAX3223是实现电平转换的芯片。由于RS-232c是用正负电压来表示逻辑状态。与TTL以高低电平表示逻辑状态的规定不同。因此，为了能够同计算机接口或终端的TTL器件连接，必须在RS-232与TTL电路之间进行电平和逻辑关系的变换。实现这种变换的方法可用分立元件，也可用集成电路芯片。 MAXIM公司的MAX3223是为满足RS-232c的标准而设计的具有功耗低、波特率高、价格低等优点，外接电容仅为0.1uF或1uF，为双组 RS232收发器。由MAX3223的12脚输入的数据，经过电平转换后由8脚输出，再经过DB9的TxD端输出，由PC机接收并做后续处理。
3 系统软件设计FPGA模块是本设计的主体，使用Verilog硬件描述语言进行编写，本段代码共有两个子模块，分别实现提取八位数据和串行数据发送的功能。下面是verilog 源代码module SIMO(din,clk,rst,dout_ser);input din; //串行输入数据input clk; //时钟信号input vat; 复位信号reg[7:0] indata_buf; //输入缓冲寄存器,存提取的有效位reg[9:0] dout_buf; //输出缓冲寄存器,加了起停位output reg dout_ser; //串行数据输出reg nclk; //提取八位有效数据的采样时钟.是4倍于波特率的时钟reg txclk; //发送数据时钟。发数据取11.2k的波特率integer bitpos="7"; //当前位parameter s0=0,s1=1,s2=2,s3=3;reg[2:0]state;reg[4:0]counter; //用来计算报头报尾中1的个数reg tag,tag1;reg[2:0]cnt3;reg txdone="1"'b1;//一个字节数据传输完毕标志*********提取有效数据位并按串行通讯格式装载数据********always@ (posedge nclk or posedge rst) beginif(rst)beginstate<=0;counter<=0;tag1=0;tag="0";indata_buf<=8'bz;dout_buf<=1 0'bz;bitpos="7";cnt3<=0;endelse case(state)s0:begintag="0";//表示数据没有装好if(din)begincounter<=counter+1;state<=s0;if(counter==15)//如果检测到16个1则转入s1状态检测接下来的是不是0beginstate<=s1;counter<=0;endendelse begincounter<=0;state<=s0;endends1:if(!din)//如果是0的话,转入s2状态,提取八位有效数据state<=s2;else //否则转到s0状态重新检测state<=s0;s2:if(cnt3==3)//是否采集四次数据begincnt2<=0;indata_buf[bitpos]<=din; //先进来的是高位数据bitpos="bitpos-1";if(bitpos==-1)beginbitpos=7;state<=s3;endendelse
cnt3<=cnt3+1;s3:begintag1=tag;tag=1'b1; //标志输入寄存器满。表明已把有用数据装入寄存器if(tag&&~tag1)&&txdone) //检测到tag的上升沿以及txdone为高才把输入缓冲数据放到输出缓冲去dout_buf<={1'b1,indata_buf[7:0],1'b0};//停止位,高位,低位,起始位state<=s0;endendcaseend//***********发送数据模块reg[3:0] state_tx=0;always@(posedge txclk or posedge rst)beginif(rst)begindout_ser<=1'bz;state_tx<=0;txdone=1;endelsecase(state_tx)0: begindout_ser<=dout_buf[0];state_tx<=state_tx+1;txdone=1'b0;end1:begindout_ser<= dout_buf[1];state_tx<=state_tx+1;end2:begindout_ser<=dout_buf[2];state_tx<=state _tx+1;end3:begindout_ser<=dout_buf[3];state_tx<=state_tx+1;end4:begindout_ser<=d out_buf[4];state_tx<=state_tx+1;end5:begindout_ser<=dout_buf[5];state_tx<=state_ tx+1;end6:begindout_ser<=dout_buf[6];state_tx<=state_tx+1;end7:begindout_ser<=do ut_buf[7];state_tx<=state_tx+1;end8:begindout_ser<=dout_buf[8];state_tx<=state_t x+1;end9:begindout_ser<=dout_buf[9];state_tx<=state_tx+1;endendcaseendendmodule 注：两个频率信号nclk、txclk由相应的分频程序产生。由于篇幅所限未在文中列出。FPGA 模块接收从RS-485发送过来的串行数据。25位为一个字符。数据的传输速率是700kbps，用四倍于波特率的速率进行采样，这样可以大大降低系统的噪声。数据的串行输出波特率选为11200bps。由输入输出波形图可以看出：本段程序实现了对输入数据的有效数据位的提
取，并按照一定的波特率进行串行输出。程序中，波特率可以根据需要通过分频程序进行改动。硬件电路搭建简单，程序代码书写容易。数据传输稳定可靠，可以满足串口通信的要求。
m序列Simulink仿真实现
m序列Simulink仿真Verilog实现1. 4阶m序列生成器
Simulink模型如下： 其中，可以在Unit Delay属性中设置初始值为1000，由于Unit Delay输出为double，所以要将其转为Boolean以便进行模二加运算，使用XOR实现。
下面分别是最后一级和所有级的输出波形，可以看出，与上面的是一致的。
Verilog实现 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 11:02:17 05/01/2012 // Design Name: // Module Name: PNcode // Project Name: ////////////////////////////////////////////////////////////////////////////////// module PNcode( clk, rst, PNstate, PNout
); input clk; input rst; output PNstate; output PNout; // PN code n = 4, f(x) = 1 + x + x^4 parameter order = 4; reg PNout = 0; reg [order-1 : 0] PNstate = 0; always @ (posedge clk) if(rst == 1) begin PNout <= 0; PNstate <= 4'b1000; // PN seed = b1000 end else begin PNout <= PNstate[0]; PNstate <= {PNstate[3]+PNstate[0], PNstate[3:1]}; end endmodule 测试文件： `timescale 1ns / 1ps //////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // Create Date: 14:37:43 05/01/2012 // Design Name: PNcode // Module Name: E:/me/CAST/Project/FPGAcomm/PNcode/PNcode_tb.v
原创：VHDL verilog 互相调用的例子
给两个例子， 一个是VHDL做顶层调用verilog 一个是verilog 做顶层调用VHDL VHDL调用verilog： module sync_block #( parameter INITIALISE = 2'b00 ) ( input clk, // clock to be sync'ed to input data_in, // Data to be 'synced' output data_out // synced data ); //VHD entity dcm_reset is port( ref_reset : in std_logic; -- Synchronous reset in ref_clk domain ref_clk : in std_logic; -- Reliable reference clock of known frequency (125MHz) dcm_locked : in std_logic; -- The DCM locked signal dcm_reset : out std_logic -- The reset signal which should be connected to the DCM ); end dcm_reset; component sync_block port ( clk : in std_logic; -- clock to be sync'ed to data_in : in std_logic; -- Data to be 'synced' data_out : out std_logic -- synced data ); end component; dcm_locked_sync_tx : sync_block port map( clk => ref_clk, data_in => dcm_locked, data_out => dcm_locked_sync ); verilog调用VHDL：（目标还是上述VHDL模块） module gmii_if ( …… ）; dcm_reset rx_dcm_reset ( .ref_reset (tx_reset), .ref_clk (tx_clk),
verilog m序列发生器
module m_sequen( clk, rst, m_out ); input clk; input rst; output m_out; reg m_out; reg [7:0] reg_buffer; //-------------feedback--------------// wire feedback = reg_buffer[7] ^ reg_buffer[6] ^ reg_buffer[2] ^ reg_buffer[1] ; //----------initial,linear shifting---------// always @ (posedge clk,negedge rst) begin if(!rst) begin reg_buffer <= 8'b11111111; end else begin reg_buffer[7:0] <= {reg_buffer[6:0],feedback}; end end //-------------check all zero-------------// always @ (posedge clk,negedge rst) begin if(reg_buffer==8'b00000000) begin reg_buffer <= 8'b11111111; end end //----------------output----------------// always @ (posedge clk,negedge rst) begin if(!rst) begin
m_out <= 1'b0; end else begin m_out <= reg_buffer[7]; end end endmodule
如何用VC++实现串口通信
用VC 6.0实现串行通信的三种方法 中国科学院王颖 ---- 摘要：本文介绍了在Windows平台下串行通信的实现机制，讨论了根据不同的条件用Visual C++ 设计串行通信程序的三种方法，并结合实际，实现对温度数据的接收监控。 ---- 在实验室和工业应用中，串口是常用的计算机与外部串行设备之间的数据传输通道，由于串行通信方便易行，所以应用广泛。依据不同的条件实现对串口的灵活编程控制是我们所需要的。 ---- 在光学镜片镀膜工艺中，用单片机进行多路温度数据采集控制，采集结果以串行方式进入主机，每隔10S向主机发送一次采样数据，主机向单片机发送相关的控制命令，实现串行数据接收，处理，记录，显示，实时绘制曲线。串行通信程序开发环境为VC++ 6.0。 ---- Windows下串行通信 ---- 与以往DOS下串行通信程序不同的是，Windows不提倡应用程序直接控制硬件，而是通过Windows 操作系统提供的设备驱动程序来进行数据传递。串行口在Win 32中是作为文件来进行处理的，而不是直接对端口进行操作，对于串行通信，Win 32 提供了相应的文件I/O函数与通信函数，通过了解这些函数的使用，可以编制出符合不同需要的通信程序。与通信设备相关的结构有COMMCONFIG ，COMMPROP，COMMTIMEOUTS，COMSTAT，DCB，MODEMDEVCAPS，MODEMSETTINGS共7个，与通信有关的Windows API函数共有26个，详细说明可参考MSDN帮助文件。以下将结合实例，给出实现串行通信的三种方法。 ---- 实现串行通信的三种方法 ---- 方法一：使用VC++提供的串行通信控件MSComm 首先，在对话框中创建通信控件，若Control 工具栏中缺少该控件，可通过菜单Project --> Add to Project --> Components and Control插入即可，再将该控件从工具箱中拉到对话框中。此时，你只需要关心控件提供的对Windows 通讯驱动程序的API 函数的接口。换句话说，只需要设置和监视MSComm控件的属性和事件。 ---- 在ClassWizard中为新创建的通信控件定义成员对象（CMSComm m_Serial），通过该对象便可以对串口属性进行设置，MSComm 控件共有27个属性，这里只介绍其中几个常用属性： ---- CommPort 设置并返回通讯端口号，缺省为COM1。 ---- Settings 以字符串的形式设置并返回波特率、奇偶校验、数据位、停止位。 ---- PortOpen 设置并返回通讯端口的状态，也可以打开和关闭端口。 ---- Input 从接收缓冲区返回和删除字符。 ---- Output 向发送缓冲区写一个字符串。 ---- InputLen 设置每次Input读入的字符个数，缺省值为0，表明读取接收缓冲区中的全部内
4级m序列发生器设计参考
3级m序列发生器设计方案 图2.2 七位反馈移位移存器 方案一： 根据图2.2的结构模型，对于级数为n=3的m序列，可设置四个寄存器，将寄存器0和寄存器1进行异或运算，把结果赋给寄存器3。然后将寄存器2，1，0右移一位。再将寄存器3赋给寄存器2。这样就不会产生数据覆盖。最后把寄存器0输出。同理可得15位m序列，级数n=4的verilog建模思路。 方案二： 由于7位m序列1110010可用三位二进制7种状态表示，因此可用Moore有限状态机的行为进行建模方法。Moore有限状态机，其输出值只取决于当前状态，与输入值无关。可以通过在always语句块内使用case语句来实现，在每个case分支都应当有输出值及状态转换。设状态A=3'b111,B=3'b011,C=3'b001,D=3'b100,E=3'b010,F=3'b101,G=3'b110;它们的转换关系图如图2.3： 图 2.3 m序列发生器的状态转移图 方案一的程序比方案二简洁，方案二的思路比方案一更明白。二者的各有千秋。
4级m序列及其Manchester编码 module manchester_encodingnew(enc_data,m_test,clk); parameter BYTE_WIDTH=8; input clk; output enc_data; output m_test; reg phase; reg busy; wire clkr; wire enc_data; reg [2:0] bit_count; reg reg_data; reg Data_CLKT,Buff; reg [3:0]m_Buff; assign clkr=clk; initial begin Data_CLKT=0; busy=0; phase=0; bit_count=0; end always@(posedge clkr) begin Data_CLKT=~Data_CLKT; end always@ (posedge clkr) begin phase=~phase; end always@ (posedge clkr) begin if((bit_count==BYTE_WIDTH-1)&&phase) busy=0;
PC机之间串口通信的实现-Read
PC机之间串口通信的实现 一、实验目的 １．熟悉微机接口实验装置的结构和使用方法。 ２．掌握通信接口芯片8251和8250的功能和使用方法。 ３．学会串行通信程序的编制方法。 二、实验内容与要求 １．基本要求 主机接收开关量输入的数据（二进制或十六进制），从键盘上按“传输”键（可自行定义），就将该数据通过8251A传输出去。终端接收后在显示器上显示数据。具体操作说明如下： （１）出现提示信息“start with R in the board!”，通过调整乒乓开关的状态，设置8位数据； （２）在小键盘上按“R”键，系统将此时乒乓开关的状态读入计算机I中，并显示出来，同时显示经串行通讯后，计算机II接收到的数据； （３）完成后，系统提示“do you want to send another data? Y/N”，根据用户需要，在键盘按下“Y”键，则重复步骤（1），进行另一数据的通讯；在键盘按除“Y”键外的任意键，将退出本程序。 ２．提高要求 能够进行出错处理，例如采用奇偶校验，出错重传或者采用接收方回传和发送方确认来保证发送和接收正确。 三、设计报告要求 １．设计目的和内容 ２．总体设计 ３．硬件设计：原理图（接线图）及简要说明 ４．软件设计框图及程序清单 ５．设计结果和体会（包括遇到的问题及解决的方法） 四、8251A通用串行输入/输出接口芯片 由于CPU与接口之间按并行方式传输，接口与外设之间按串行方式传输，因此，在串行接口中，必须要有“接收移位寄存器”（串→并）和“发送移位寄存器”（并→串）。能够完成上述“串←→并”转换功能的电路，通常称为“通用异步收发器”（UART：Universal
VerilogHDL实例
本文档含有很多Verilog HDL例子：//与门 module zxhand2(c,a,b); input a,b; output c; assign c= a & b; endmodule //或门 module zxhor2(c,a,b); input a,b; output c; assign c= a | b; endmodule //非门 module zxhnot2(c,b); input b; output c; assign c=~ b; endmodule ////异或门 module zxhxro2(c,a,b); input b; output c; assign c=a ^ b; endmodule 两选一电路 module data_scan(d0,d1,sel,q); output q; input d0,d1,sel; wire t1,t2,t3; n1 zxhand2(t1,d0,sel); n2 zxhnot2 (t4,sel); n3 zxhand2(t2,d1,t4); n4 zxhor2(t3,t1,t2);
assign q=t1; endmodule verilog HDL实例（一） 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign结构。注意 equal=(a==b)?1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： //--------------- compare.v ----------------- module compare(equal,a,b); input a,b; output equal; assign equal=(a==b)?1:0; //a等于b时，equal输出为1；a不等于b时， //equal输出为0。 endmodule 测试模块用于检测模块设计得正确与否，它给出模块的输入信号，观察模块的内部信号和输出信号，如果发现结果与预期的有所偏差，则要对设计模块进行修改。 测试模块源代码： `timescale 1ns/1ns //定义时间单位。 module comparetest; reg a,b; wire equal; initial //initial常用于仿真时信号的给出。 begin a=0; b=0; #100 a=0; b=1; #100 a=1; b=1; #100 a=1; b=0; #100 $stop; //系统任务，暂停仿真以便观察仿真波形。 end compare compare1(.equal(equal),.a(a),.b(b)); //调用模块。 Endmodule
基于FPGA的VHDL语言m序列生成详解+源码
说明 可控m序列产生器我分成四个小模块来做，M，M1，M2，M3分别对应为：m序列产生器、控制器、码长选择器、码速率选择器。 一、M: m序列产生器 这是该设计的核心部分，原理就是设计一个通用m序列产生子单元，然后由外部选择器来写入码型，码长等参数，加以循环可连接成任意长度的m序列产生器，其子单元结构如下： 如上图，若N=15，就有15个这样的子单元首尾相接。注意：开头和结尾的两个子单元会有所不同，因为首单元需要输入初值，尾单元要进行直通反馈，在程序里请多留意。 图中，主要部件是一个D触发器，Q(N+1)为上一级输出；Q(N)既是本级输出；CP为选择后的时钟脉冲；B(N)为本级参数选择控制；A(N)受控于B(N),决定本级输出Q(N)是否反馈（B(N)为1时反馈）；C（N）为本级反馈；C（N-1）为下一级反馈。具体原理参看m序列组成结构。 此外，本程序还加入了EN(发送控制)、RN(首单元置数)、SEL1(码长选择，即N的选择，N=2-15)、SEL2(码型选择，即正逆码选择)四个控制端，可满足设计要求。OP为码输出端。 二、M1：控制器
控制器主要是将外部的序列发送控制信号STA转换为EN和RN 两个控制信号。其中，EN与STA的波形基本一致，只是它与CP进行了同步处理；RN在EN为‘1’的头一个脉冲周期里置高电平，以达到为序列发生器的首端置数的目的。如果不清楚的话可以看一下它的模拟波形。（注意：STA要采用自锁定开关，高电平有效） 三、M2：码长选择 序列的码长选择既是N值的选择，码长=2**N-1。核心就是一个计数器，可从2计到15。按一次PUSH就可以自动加一（注意：按键建议采用自弹跳按键，如过需要软件清除按键震颤的话，我再做发给你），没有0，1两个状态。如果需要的话还可以扩展7段数码管的接口，以显示N值。 四、M3：码速率选择器 码的传输速率是靠CP来控制的，CP的频率就等于码元速率。这段程序包含一个倍频器，一个5分频的分频器，可把5MHZ的脉冲源CLK扩展成1MHZ和10MHZ。FSEL1、FSLE2、FSEL3分别在选择1、5、10MHZ时为高电平，其余两个为低，建议采用3选1单刀单掷开关。
51单片机和计算机之间实现串口通信的电路图
51单片机和计算机之间实现串口通信的电路图 串口通讯参考程序如下： 来源：深入浅出AVR单片机 #include
verilog_FPGA实例
一、组合逻辑实验 (2) 实验13X8译码器程序 (2) 实验2二－十进制译码器 (2) 实验3BCD码—七段数码管显示译码器 (3) 实验48－3编码器 (4) 实验58－3优先编码器 (4) 实验6十—二进制编码器 (5) 实验7三选一数据选择器 (5) 实验8半加器 (6) 实验9全加器 (7) 实验10半减器 (8) 实验11全减器 (8) 实验12多位数值比较器 (9) 实验13奇偶校验 (9) 实验14补码生成 (10) 实验158位硬件加法器的设计 (10) 实验164位并行乘法器 (10) 实验17七人表决器 (10) 实验18格雷码变换 (11) 二、时序逻辑实验 (11) 实验1D触发器 (11) 实验2JK触发器 (12) 实验3四位移位寄存器 (12) 实验4异步计数器 (13) 实验5同步计数器 (14) 实验6可逆计数器 (15) 实验7步长可变的加减计数器 (16) 实验8含异步清0和同步时钟使能的4位加法计数器 (17) 实验9顺序脉冲发生器 (18) 实验10序列信号发生器 (18) 实验11用状态机实现串行数据检测器 (19) 实验12分频器 (20) 实验13Moore状态机 (21) 实验14Mealy状态机 (23) 实验15三层电梯 (24) 实验16性线反馈移位寄存器（LFSR）设计 (32) 实验17正负脉宽数控调制信号发生器 (32) 三、存储器设计 (34) 实验1只读存储器（ROM） (34) 实验2SRAM (34) 实验3FIFO (35) 四、扩展接口实验 (39) 实验1流水灯 (39) 实验2VGA彩色信号显示控制器设计 (40)
verilog_m序列代码
// 可综合模块 // 此模块将signal.v 中产生的indata信号进行编码： // 1 编码成为31位的+M序列；0 编码为-M 序列。 // 其中包括了一个5级的移位寄存器用于产生M序列。 `timescale 1ns/1ns module coder( c lk_1, //数据输入时钟 clk_31, //数据输出时钟 indata, //输入数据 outdata, //输出数据 rst, //启动信号 en); //使能信号 input clk_1,clk_31; input rst,en; input indata; output [1:0] outdata; //输出信号：+1表示代码1 ；-1表示代码0 wire [1:0] outdata; reg indata_buf; //输入积存器 reg [4:0] shift_buf; //M序列产生的5位移位积存器 assign outdata =(en)?(((indata_buf^shift_buf[0])==1)?2'b11:2'b01):2'b00; //当en信号高电
平时， //输入信号为1时产生+M序列 //输入信号为-1时产生-M序列 always@(posedge clk_1) //clk_1信号来临则将输入信号indata积存到indata_buf中 indata_buf <=indata; always@(posedge clk_31) begin if(!rst) shift_buf <=5'b10000; //五位初始为10000 if(en) begin shift_buf[4] <=shift_buf[0]^shift_buf[3]; //5级M序列编码规则 shift_buf[0] <= shift_buf[1]; shift_buf[1] <= shift_buf[2]; shift_buf[2] <= shift_buf[3]; shift_buf[3] <= shift_buf[4]; end end
MFC实现对串口通信的编写
在Windows应用程序的开发中，我们常常需要面临与外围数据源设备通信的问题。计算机和单片机（如MCS-51）都具有串行通信口，可以设计相应的串口通信程序，完成二者之间的数据通信任务。 实际工作中利用串口完成通信任务的时候非常之多。已有一些文章介绍串口编程的文章在计算机杂志上发表。但总的感觉说来不太全面，特别是介绍32位下编程的更少，且很不详细。笔者在实际工作中积累了较多经验,结合硬件、软件，重点提及比较新的技术，及需要注意的要点作一番探讨。希望对各位需要编写串口通信程序的朋友有一些帮助 一．串行通信的基本原理 串行端口的本质功能是作为CPU和串行设备间的编码转换器。当数据从 CPU经过串行端口发送出去时，字节数据转换为串行的位。在接收数据时，串行的位被转换为字节数据。 在Windows环境（Windows NT、Win98、Windows2000）下，串口是系统资源的一部分。 应用程序要使用串口进行通信，必须在使用之前向操作系统提出资源申请要求（打开串口），通信完成后必须释放资源（关闭串口）。 串口通信程序的流程如下图： 二．串口信号线的接法 一个完整的RS-232C接口有22根线，采用标准的25芯插头座（或者9芯插头座）。25芯和9芯的主要信号线相同。以下的介绍是以25芯的RS-232C为例。 ①主要信号线定义： 2脚：发送数据TXD； 3脚：接收数据RXD； 4脚：请求发送RTS； 5脚：清除发送CTS； 6脚：数据设备就绪DSR；20脚：数据终端就绪DTR；8脚：数据载波检测DCD； 1脚：保护地； 7脚：信号地。 ②电气特性： 数据传输速率最大可到20K bps,最大距离仅15m. 注：看了微软的MSDN 6.0，其Windows API中关于串行通讯设备（不一定都是串口RS-232C或RS-422或RS-449）速率的设置，最大可支持到RS_256000，即256K bps! 也不知道到底是什么串
Verilog的135个经典设计实例
【例3.1】4位全加器 module adder4(cout,sum,ina,inb,cin); output[3:0] sum; output cout; input[3:0] ina,inb; input cin; assign {cout,sum}=ina+inb+cin; endmodule 【例3.2】4位计数器 module count4(out,reset,clk); output[3:0] out; input reset,clk; reg[3:0] out; always @(posedge clk) begin if (reset) out<=0; //同步复位 else out<=out+1; //计数 end endmodule 【例3.3】4位全加器的仿真程序 `timescale 1ns/1ns `include "adder4.v" module adder_tp; //测试模块的名字 reg[3:0] a,b; //测试输入信号定义为reg型 reg cin; wire[3:0] sum; //测试输出信号定义为wire型 wire cout; integer i,j; adder4 adder(sum,cout,a,b,cin); //调用测试对象 always #5 cin=~cin; //设定cin的取值 initial begin a=0;b=0;cin=0; for(i=1;i<16;i=i+1) #10 a=i; //设定a的取值 end - 1 -
initial begin for(j=1;j<16;j=j+1) #10 b=j; //设定b的取值 end initial//定义结果显示格式 begin $monitor($time,,,"%d + %d + %b={%b,%d}",a,b,cin,cout,sum); #160 $finish; end endmodule 【例3.4】4位计数器的仿真程序 `timescale 1ns/1ns `include "count4.v" module coun4_tp; reg clk,reset; //测试输入信号定义为reg型 wire[3:0] out; //测试输出信号定义为wire型 parameter DELY=100; count4 mycount(out,reset,clk); //调用测试对象 always #(DELY/2) clk = ~clk; //产生时钟波形 initial begin//激励信号定义 clk =0; reset=0; #DELY reset=1; #DELY reset=0; #(DELY*20) $finish; end //定义结果显示格式 initial $monitor($time,,,"clk=%d reset=%d out=%d", clk, reset,out); endmodule 【例3.5】“与-或-非”门电路 module AOI(A,B,C,D,F); //模块名为AOI(端口列表A，B，C，D，F) input A,B,C,D; //模块的输入端口为A，B，C，D output F; //模块的输出端口为F - 2 -
串口通讯方法的三种实现
串口基本信息 用一台电脑实验串口自发自收，实验前要将串口（以9针为例）的发送引脚（2脚）和接受引脚（3脚）短接。 三线连接：适用于计算机之间尤其是PC机和单片机之间的数据通信。其连接信号对为（TxD,RxD）、（RxD,TxD）、（SG，SG）。即发送数据TxD端和接受数据RxD端交叉连接，信号地SG对应连接。 七线交叉连接：适用于同型号的计算机之间的连接，如PC机间的数据通信。其连接信号对为：（TxD,RxD）、（RxD,TxD）、（SG，SG）、（RTS,CTS）、（CTS,RTS）、（DSR.DTR）、（DTR，DSR）。其中，TxD、RxD、SG与前面信号的含义相同，RTS为请求发送，CTS为准许发送，DSR为数据装置准备好，DTR为数据终端准备好。在本地连接的微机系统中，RTS、CTS、DTR、DSR用作硬件联络控制信号。 目前使用的串口连接线有DB9和DB25两种连接器，用户可以国家使用的具体机器选择相应的连接器。 一个串口通讯类在https://www.360docs.net/doc/0014148162.html,/network/serialport.shtml。 PC机的RS-232接口的电平标准是-12V标示“1”，和+12V表示“0”，有些单片机的信号电平时TTL 型，即大于2.4v表示“1”，小于0.5v表示“0”，因此采用RS-232总线进行异步通信是，发送端和接受端要有一个电平转换接口。 串口通讯方法的三种实现 串口是计算机上一种非常通用的设备通信协议。大多数计算机包含两个基于ＲＳ２３２的串口。串口同时也是仪器仪表设备通用的通信协议；很多ＧＰＩＢ兼容的设备也带有ＲＳ一２３２口。同时，串口通信协议也可以用于获取远程采集设备的数据。 串口通信（Serial Communication），是指外设和计算机间，通过数据信号线、地线、控制线等，按位进行传输数据的一种通讯方式。串口通信方便易行，应用广泛。在Windows应用程序的开发中，我们常常需要面临与外围数据源设备通信的问题。计算机和单片机（如MSC—51）都具有串行通信口，可以设计相应的串Ｅｌ通信程序，完成二者之间的数据通信任务。 １串口通讯原理 串口通信的原理非常简单，串口按位（bit）发送和接收字节。尽管比按字节（byte）的并行通信慢，但是串口可以在使用一根线发送数据的同时用另一根线接收数据。它很简单并且能够实现远距离通信。比如IEEE488定义并行通行状态时，规定设备线总常不得超过２０米，并且任意两个设备间的长度不得超过２米；而对于串口而言，长度可达１２００米。 典型地，串口用于ASCII码字符的传输。通信使用３根线完成：（１）地线，（２）发送，（３）接收。由于串口通信是异步的，端口能够在一根线上发送数据同时在另一根线上接收数据。其它线用于握手，但是不是必须的。串口通信最重要的参数是波特率、数据位、停止位和奇偶校验。对于两个进行通信的端口，这些参数必须匹配。 ２串口通讯实现 在.net平台下使用C#语言实现串口通信的方法主要有三种：第一种方法是采用VB6.0中提供的ＭＳＣｏｍｍ控件，这种方法编程简单．但MSComm控件在使用前需要在系统中注册；第二种方法是采用微软在.net2.0及其以后版本提供的内置的串口操作类－－System.IO.SerialPort,使用简单，但欠灵活；第三种方法是Windows的API函数，虽然编程难度高，但这种方法可以清楚地掌握串口通信的机制，并且高效、自由、灵活。 无论那种采用方式实现串口通讯，都需要通过以下四个步骤来完成： １）打开串口 MSComm控件是通过设置PortOpen属性值来打开和关闭串口．具体语法为：MSComm. PortOpen＝True/False. SerialPort类则是调用类的Open()和Close()方法来实现串口的打开和关闭。 ＡＰＩ函数是通过ＣｒｅａｔｅＦｉｌｅ来打开串口．因为在Ｗｉｎ３２系统中，串口被看作一个文件，使用与文件相同的操作方式进行操作。 ２）配置串口
m序列发生器设计实现
河南师范大学设计性实验报告 学期：2014-2015学年第 1 学期 m序列发生器设计实现_实验 实验小组成员： 班级：2013级网络工程班 学院：计算机与信息工程学院 填表日期： 2014年 11月 29 日
实验项目简介： 1 问题描述 通常产生伪随机序列的数字电路为一反馈移位寄存器。根据其构成结构，它又分为线性反馈移位寄存器和非线性反馈移位寄存器两类，由线性反馈移位寄存器产生的周期最长的二进制数字序列称为最大长度线性反馈移位寄存器序列，简称m序列。 2.实验原理： 此实验是用4位移位寄存器实现可控乘/除法2到8步长为2n电路通过分析不难看出本次实验的乘除法运算中一个只出现三个数字2、4、8写成二进制为0010、0100、1000可以发现每一次乘法都只是将1向左移一个位每一次除法则是向右移一位，那么就可以使用74194双向移位寄存器。首先要了解4位移位寄存器。工作原理：74194是一个4位双向移位寄存器。它具有左移、右移、并行输入数据、保持以及清除等五种功能： 当~R=1MA MB=00 MA MB=01 MA MB=10 MA MB=11 3．一个完整的系统应具有以下功能： 1）控制信号的移动方向，通过改变S1S0的编码状态，使移位器左移、右移、保持等。 2）可以得到m序列的周期,通过观察示波器中CLK与Sl或者Sr的波形，可以得出m序列的周期。 4.实验目的： 1、掌握M序列信号产生的基本方法 2、利用EWB产生M序列信号，设计电路做成M序列信号发 5.实验条件：学院提供公共机房，1台/学生微型计算机。
实验总结： 1.在实验的过程中，小组成员积极准备。通过实验加深了对74194芯片性能的 了解，提高了各个成员的动手能力。 2.但是由于知识掌握不够全面准确的原因，实验过程中多次出现问题，小组成 员积极思考，最终解决了问题。 3.在观察m序列周期的过程中，出现了周期同预期不符合的情况，最终发现 是输入脉冲时出现了问题。
Verilog语言基础教程
Verilog HDL Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象 设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 =============================== 中文版Verilog HDL简明教程：第1章简介 Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间从设计外部访问设计，包括模拟的具体控制和运行。 Verilog HDL语言不仅定义了语法，而且对每个语法结构都定义了清晰的模拟、仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。语言从C编程语言中继承了多种操作符和结构。Verilog HDL提供了扩展的建模能力，其中许多扩展最初很难理解。但是，Verilog HDL语言的核心子集非常易于学习和使用，这对大多数建模应用来说已经足够。当然,完整的硬件描述语言足以对从最复杂的芯片到完整的电子系统进行描述。 历史 Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模
M序列原理及其verilog实现
M序列原理及其verilog实现 一．定义 m序列是最长线性移位寄存器序列的简称，是一种伪随机序列、伪噪声码（PN：pseudo-noise Sequence）。可以预先确定并且可以重复实现的序列称为确定序列；既不能预先确定又不能重复实现的序列称为随机序列；不能预先确定但可以重复实现的序列称为伪随机序列。 二. 原理 图1. 线性反馈移位寄存器原理框图 如图所示，m序列可由二进制线性反馈移位寄存器产生。它主要由n个串联的寄存器、移位脉冲产生器和模2加法器组成。图中第i级移存器的状态ai表示，ai=0 或ai=1，i=整数。反馈线的连接状态用ci 表示，ci=1表示此线接通（参加反馈），ci=0表示此线断开。由于反馈的存在，移存器的输入端受控地输入信号。不难看出，若初始状态为全“0”,则移位后得到的仍为全“0”，因此应避免出现全“0”状态，又因为n 级移存器共有2^n种可能的不同状态，除全“0”状态外，剩下2^n-1种状态可用。每移位一次，就出现一种状态，在移位若干次后，一定能重复出现前某一状态，其后的过程便周而复始了。反馈线位置不同将出现不同周期的不同序列，我们希望找到线性反馈的位置，能使移存器产生的序列最长，即达到周期P=2^n-1。按图中线路连接关系，可以写为： 该式称为递推方程。 上面曾经指出，ci的取值决定了移位寄存器的反馈连接和序列的结构。现在将它用下列方程表示： 该方程称为特征多项式。式中仅指明其系数ci的值（1或0），x本身的取值并无实际意义，也不需要去计算x的值。例如，若特征方程为f(x)=1+x+x4则它仅表示x0,x1和x4的系数c0=c1=c4=1,其余为零。经严格证明：若反馈移位寄存器的特征多项式为本原多项式，则移位寄存器能产生m序列。只要找到本原多项式，就可构成m系列发生器。 三. 本原多项式 若一个n次多项式f(x)满足下列条件： 1）f(x)为既约的，即不能再因式分解； 2）f(x)可整除(x^m +1),m=2^n -1； 3）f(x)除不尽(x^q +1),q 摘要: 本文说明了异步串行通信(RS-232)的工作方式，探讨了查询和中断两种软件接口利弊，并给出两种方式的C语言源程序的I/O通道之一，以最简单方式组成的串行双工线路只需两条信号线和一条公共地线，因此串行通信既有线路简单的优点同时也有它的缺点，即通信速率无法同并行通信相比，实际上EIA RS-232C在标准条件下的最大通信速率仅为20Kb/S。 尽管如此，大多数外设都提供了串行口接口，尤其在工业现场 RS-232C的应用更为常见。IBM PC及兼容机系列都有RS-232的适配器，操作系统也提供了编程接口，系统接口分为DOS功能调用和BIOS 功能调用两种：DOS INT 21H的03h和04h号功能调用为异步串行通信的接收和发送功能；而BIOS INT 14H有4组功能调用为串行通信服务，但DOS和BIOS功能调用都需握手信号，需数根信号线连接或彼此间互相短接，最为不便的是两者均为查询方式，不提供中断功能，难以实现高效率的通信程序，为此本文采用直接访问串行口硬件端口地址的方式，用C语言编写了串行通信查询和中断两种方式的接口程序。 1.串行口工作原理 微机串行通信采用EIA RS-232C标准，为单向不平衡传输方式，信号电平标准±12V，负逻辑，即逻辑1(MARKING)表示为信号电平-12V，逻辑0(SPACING)表示为信号电平12V，最大传送距离15米，最大传送速率19.6K波特，其传送序列如图1，平时线路保持为1，传送数据开始时，先送起始位(0),然后传8(或7，6，5)个数据位(0，1)， 接着可传1位奇偶校验位，最后为1～2个停止位(1)，由此可见，传送一个ASCII字符(7位)，加上同步信号最少需9位数据位。 @@T8S12300.GIF;图1@@ 串行通信的工作相当复杂，一般采用专用芯片来协调处理串行数据的发送接收，称为通用异步发送/接收器(UART)，以节省CPU的时间，提高程序运行效率，IBM PC系列采用8250 UART来处理串行通信。在BIOS数据区中的头8个字节为4个UART的端口首地址，但DOS 只支持2个串行口：COM1(基地址0040：0000H)和COM2(基地址0040：0002H)。8250 UART共有10个可编程的单字节寄存器，占用7个端口地址，复用地址通过读/写操作和线路控制寄存器的第7位来区分。这10个寄存器的具体功能如下： COM1(COM2) 寄存器 端口地址功能DLAB状态 3F8H(2F8H) 发送寄存器(写) 0 3F8H(2F8H) 接收寄存器(读) 0 3F8H(2F8H) 波特率因子低字节1 3F9H(2F9H) 波特率因子高字节1 3F9H(2F9H) 中断允许寄存器0 3FAH(2FAH) 中断标志寄存器 3FBH(2FBH) 线路控制寄存器 3FCH(2FCH) MODEM控制寄存器 3FDH(2FDH) 线路状态寄存器C语言实现串口通信