全数字锁相环原理及应用

2011年11月18日

摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。

为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。

关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA；

Principle and Application of all-digital phase-locked loop

Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA.

In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules.

Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言

锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

2. 锁相环的原理

锁相环路能够使一个特殊系统跟踪另一个系统[4]。确切的说，锁相环是一个使输出信号(由VCO 或DCO 振荡产生)与输入信号保持频率和相位同步的电路。在同步(锁定状态)时，输出信号和输入信号频率相等，相位差为零，或者保持为常数，即输出信号锁定到输入信号的相位上。

2.1模拟锁相环构成

锁相环路的基本组成[5]如图1所示。该系统主要是由鉴相器(Phase Detector ,PD)、环路滤波器(Loop Filter, LF)和压控振荡器(V oltage Controlled Oscillator, VCO)组成。虽然实际中有各种形式的环路，但它们都是从基本环路演变过来的。鉴相器为一相位比较器，用于检测输入信号相位()i t θ与压控振荡器的输出信号的相位()o t θ的相位误差()e t θ。输出信号是相位误差信号()e t θ的函数()d u t ，鉴相特性有很多形式，有正弦特性、锯齿特性和三角特性等。环路滤波器的作用是滤除误差信号中的高频成分和噪声，保证环路的性能要求和系统的稳定性。压控振荡器的主要作用是受控制信号()c u t 控制作用，牵引压控振荡器的频率向输入信号的频率靠拢，最终使输出信号与输入信号频率相等。

图1 锁相环基本组成

众所周知，锁相环有两种工作状态：锁定状态和失锁状态。如图1所示，鉴相器把输入信号和VCO 输出信号的相位进行比较，输出信号为两种信号的相位误差信号()d u t ，该信号正比于输入信号和VCO 输出信号的相位误差，通常为交流信号调制的直流信号。经低通滤波器，滤除交流(高频)分量，产生误差控制电压()c u t ，控制VCO ，使其向着减小相位误差的方向改变其频率。使输入信号和压控振荡器的输出信号的频率相等，相位误差为零或为一恒定值，此时锁相环进入锁定状态。环路锁定时，输入信号的频率与压控振荡器的输出频率完全相等，但是相位差并不一定为零，稳定的相差和起伏的相差均存在于锁相环路中。过大的相位误差，会引起锁相环失锁。在失锁的情况下，如果输入信号的频率不等于VCO 输出信号的频率，那么鉴相器就会产生控制电压去控制VCO 使其频率与输入信号严格保持一致，最终是锁相环锁定。

2.2闭环控制系统的工作原理

为了说明锁相环的工作原理，先简单介绍一下闭环控制系统的工作原理。环控制系统的原理框图如图2所示。

图2闭环控制系统

控制系统的作用是要让输出量按照我们想要的结果：即预定值去变化。反馈网络通过测量形成反馈量，控制器通过比较输入量与反馈量从而形成一个控制信号。通过这个控制信号，作用于控制对象使其按照我们要的规律那样去变化，从而达到消除或减小偏差的效果。由上述叙述，我们知道，闭环控制系统的工作原理可简单概括为：信号比较、产生控制信号和形成反馈从而消除或减少偏差。所以闭环控制系统是一个负反馈系统。闭环控制系统的指标主要是稳定性、准确性、快速性。为了使这些指标满足一定要求，往往需要在控制器和控制对象之间串接一个校正网络，如图3所示：

图3有校正网络的闭环控制系统

在自动控制理论中，常称输入量为控制量，输出量为被控制量，控制对象的输入信号为控制信号。

2.3锁相环的工作原理

在锁相环中，PD 是控制器，VCO 是控制信号，LF 是校正网络。一般来讲，反馈信号等于输出信号，即反馈量等于输出量。鉴相器对输入信号与反馈信号之间的相位进行比较，并输出相位差信号，即产生一个控制信号，并通过电路减小或消除相位差。这就是锁相环的工作原理。由于偏差是输入量和反馈量之差，所以锁相环的输入量是输入信号()i u t 的相位，输出量是输出信号()o u t 的相位。下面我们把锁相环的工作原理作简单的定量分析[6]。为方便分析，设输入为固定频率信号

()sin[()]i i i i u t U t ωθ=+ (1)

环路的输入相位为i i i t t θωθω++)()(i ，反馈相位为p t U K t c i /)()(0+ω，环路瞬时相位误差为:

]/)()([)(0p t U K t t c i i i i +-+ωθωθ （2）

对上面两边微分得:

)(/)(00t U K dt t d c -?=ωθε （3）

式中0i 0ωωω-=?为输入信号频率与VCO 固有频率之差，称为环路固有频差。)(c 0t U K 表示控制

电压使VCO 产生的频率变化，称为控制频差。()e d t dt

θ为瞬时频差（可简称频差）。因此，可以得到这三个频差之间的关系为：瞬时频差＝固有频差－控制频差环路可以消除固有频差，但存在一定相差。当锁相环输入信号的频率固定时，它的输出信号频率可以与输入信号频率相同，即锁相环可以消除频差。但能否消除相差取决于所用LF 的形式。若LF 的直流增益为无穷大，即可消除相差。因为这时虽然()e t θ和()d u t 都等于零，但通过一个直流增益为无穷大的LF ，可得到所需要的控制电压00/K ω?。若LF 的直流增益为有限值，则不能消除相差。

3.一种PID 控制的全数字锁相环的研究与仿真

全数字锁相环也是一种能够跟踪输入信号相位的闭环自动控制系统[7-11]。它根据输入信号和反馈信号的相位差，来调整压控振荡器的输出频率，最终达到输入信号频率和输出信号频率相等，输入信号和输出信号保持恒定的相位差。

传统的PI 控制器[12-18]可以消除稳态误差，保证锁定精度，但是对阻尼有不利影响。在PI 控制器中引入微分项可以改善响应速度和阻尼，保证了锁定时间，但不能减少稳态误差，因此这里提出的积分分离PID 控制能够大大改善响应时间和阻尼并减少稳态误差。从而保证了锁相精度和锁相时间。3.1电路结构与工作原理

3.1.1全数字锁相环电路结构

图4全数字锁相环系统框图

图中鉴相器采用传统的JK 触发器，该鉴相器结构简单，鉴相范围为π±，一般工程上能够满足需要。由于鉴相器输出的是二值高低脉冲，因此鉴相器后需要接数字滤波器来平滑高低脉冲的起伏，以此来消除噪声和干扰脉冲的影响，一般的数字序列滤波器有两种：N 先于M 序列滤波器和随机徘徊滤波器，但是数字滤波器不是环路滤波器，它是无惰性的。本文使用的是随机徘徊滤波器。环路滤波器采用PID 控制器[19]，能够很好的控制环路相位校正的速度和精度，相对于文献[20]的PI 控制器具有更好的特性，具体性能将在下文中分析。数字压控振荡器采用可变模的分频器。M 分频器对输出信号进行分频，以使环路得到相应的倍频信号。

3.1.2电路工作原理

鉴相器用于比较输入信号和输出信号的相位误差，由此产生一系列高低电平脉冲序列pha ，其脉冲的宽度与输入和输出信号的相位误差成正关系。而K 序列滤波器主要的作用是对相位误差信号进行量化，同时又可以消除输入信号中的噪声和干扰信号的影响。

如果pha 信号为高电平，K 序列滤波器就会对f 进行加计数，当计数器溢出时，一方面向环路

滤波器产生一加脉冲i ，同时使计数器复位，重新计数。相反，pha 信号如果为低电平，K 序列滤波器对f 进行减计数，当计数器减为零时，一方面向环路滤波器产生一减脉冲d ，同时计数器复位，重新计数。在一个pha 周期内，K 序列滤波器产生的加减脉冲的综合值表征了输入信号和输出信号的相位误差的大小，由于干扰和噪声的影响是随机的，此时K 计数器产生的加减脉冲序列的概率是相等的，因此环路具有较强的抗干扰能力。环路滤波器采用了PID 控制[21,22]，所以，数字压控振荡器输出的信号经M 分频后，一方面反馈给环路滤波器作为采样信号，环路滤波器在其上升沿对一个pha 周期内由K 计数器产生的加减脉冲个数进行计数综合、PID 计算、并把计数值输出给压控振荡器作为分频因子和寄存器清零操作。在控制过程中，由于把压控振荡器输出的信号经M 分频后的信号作为环路滤波器的采样信号，因此，采样周期信号和输出信号的周期是同步的，这样一方面保证了环路滤波器逐周波控制，另一方面保证了在压控振荡器在计数开始的同时赋予其寄存器新的分频值。

在传统的PI 控制中，由于积分项的存在，虽然可以消除静差、提高精度。但在过程的启动、结束或大幅度增减设定值时，短时间内系统会输出很大的偏差，会造成PI 运算的积分积累，最终引起系统较大超调，甚至引起系统的振荡，因此本文采用了积分分离的PID 控制算法，既保持了积分作用，又减少了超调量，使控制性能有了较大的改善。具体的实现方法为：

根据实际情况设定一个阈值0ε>；这里设计中采用02/in f f k ε=，0f 为时钟频率。如果()e n ε>，采用PD 控制，可以避免过大的超调量，使系统有较快的响应。如果()e n ε<，则采用PID 控制，保证系统的控制精度。由此可以得出环路滤波器的传输函数为：

s f k s f k k s F out d out i p ++=/)(, ()e n ε< (4)

s f k k s F out d p +=)(, ()e n ε> (5)

3.2全数字锁相环的系统各模块的仿真

3.2.1鉴相器模块

这类的鉴相器采用JK 触发器，其鉴相范围较宽，能满足一般工程的需要。其结构图如图5所示。

图5 JK 触发器结构图

其仿真波形如图6所示。

图6 JK触发器仿真图

由JK触发器的仿真图可以看出，当fin=‘0’且fed=‘1’时，JK触发器的输出为0，反之，输出为1，当fin和fed同时为1时，输出为上一个输出值的相反值。

3.2.2序列滤波器模块的仿真

一般数字序列滤波器有两种：N先于M序列滤波器和随机徘徊滤波器，它们不是环路滤波器，也是无惰性的，加在环路中并不影响环路的阶数，仅起到滤噪和抗干扰的作用。这里采用的是随机徘徊滤波器。序列滤波器的仿真波形图如图7所示，图中j为鉴相器的输出；mo为序列滤波器的计数模值；up和down分别为进位脉冲和借位脉冲；d为时钟脉冲信号。通过仿真波形图可以看出当序列滤波器达到计数模值的时候会相应的产生进位脉冲和借位脉冲，与预期的效果一致。

图7序列滤波器仿真波形

3.2.3控制模块PID的仿真

这里采用PID控制器作为环路滤波器。PID控制器可以很好的改善系统响应时间和锁相的精度，PID控制器的作用主要是对K序列滤波器产生的加减脉冲个数进行综合计算，产生一个控制参数控制压控振荡器的分频系数。该设计中PID控制器的仿真波形图如图8所示。

图8 PID控制器仿真图

3.2.4 VCO模块仿真

压控振荡器实际上就是一个分频器，其分频系数由PID控制电路给出，压控振荡器通过对时钟

信号的分频来实现相位的调整。压控振荡器的结构原理图如图9所示。

图9压控振荡器的总体结构图

从图9中可以看出，该分频器包括奇分频和偶分频两个模块由，因为PID的输出值不确定，可能是奇数也可能是偶数，因此该分频器包含奇数分频和偶数分频两个模块，这样对于任何整数都能够实现占空比为1:1的分频。该分频器的总图仿真波形如图10所示。

图10分频器仿真波形图

3.3小结

这里提出的PID控制的全数字锁相环，有效的减少了时间，提高了锁定精度，还具有很强的通用性，总体结构简单，电路参数配置方便，集成度高，仿真结果表明该锁相环能够满足一般工程上的需要。占用的资源较少，易于集成，容易制成片上系统(Soc)。

4.全数字锁相环在数字射频中的应用

全数字锁相环的概念其实很早就有[23-28]而Staszewski博士为数字射频处理器提出一种全新的ADPLL结构如图11所示。

严格来说，该结构中DCO有部分模拟电路，之所以仍称之为“ADPLL”，在文献[29]Staszewski 博士给出了以下解释：1）在数控振荡器输出时钟锁定在参数时钟的过程中整个环路完全工作在数字域中，即所有的信号都是数字信号；2）各模块的设计和构造也是按照数字系统的设计方法进行的。这一提法在国际上已经被广泛地接收，而且在之后的很多文献在研究这种锁相环时均使用“ADPLL”这个名称。为此，在本文也沿用这个约定俗成名称，下文所使用的“ADPLL”或“全数字锁相环”如未加说明均指图11所示的“数字射频中全数字锁相环”。在数字射频中，全数字锁相环主要是用来完成两种工作：1）作为频率综合器，为接收机提供一个调频范围很宽的本地振荡信号；2）和DPA 一起构成一个通用的调制器，通过数字信号的控制可以实现不同的调制信号。

图11数字射频中全数字锁相环的基本结构[29]

整个全数字锁相环系统主要由全数控LC振荡器、时间－数字转换器、高速/低速数字相位累加器、数字鉴相器以及数字环路滤波器组成。DCO所产生的输出振荡信号经过高速的相位累积器来计算DCO输出信号的整数相位。而时间数字转换器测量出输出信号和参考时钟的分数相位差，并将其转化为相对应的数字信号。低速相位累加器在调整后参考时钟的控制下根据输入数字频率控制字（Frequency Control Word, FCW）进行累计，作为参考相位值。前面三项，经过数字鉴相器，即一个多输入的加法器，得到了相位差。这个相位差是一个具有一定位宽的数字信号。该误差信号经过数字环路滤波器之后，直接控制DCO，使DCO经过一段时间后能够输出FCW所指定的振荡频率。当改变FCW，DCO就会输出不同的频率，从而实现了一个频率综合器的功能。由于FCW本身可以包含分数部分，所以环路中不需要使用Sigma-Delta调制技术，就能实现分数的频率综合。

5. 总结与展望

锁相环是一种相位负反馈系统，它在无线电技术等各个领域得到了非常广泛的应用。本文主要阐述了全数字锁相环的基本原理，探讨了一些新的锁相环结构，并且在数字射频方面对全数字锁相环ADPLL的应用进行了展望和拓展。

数字射频具有很强的可配置性。将数字信号处理器和数字射频处理器DRP集成在一个SoC环境下，DSP提供强大的处理功能，可配置的DRP提供根据参数输出射频信号，两者共同构成了软件无线电平台。但关于具体DSP如何有效的控制DRP，不管是理论上还是工程实现上仍然有许多问题需要更深入的研究。

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附页

杨盛慎同学：

针对全数字锁相环的原理以及在各个领域的应用，在知网、EI等网站上搜索、下载、研读了大量的国内外经典文献和硕博优秀毕业论文，从而对所研究的内容有了较深入的了解。结合自己本身兴趣所在，如何利用DSP有效的控制数字射频处理器成为后续的研究目标。其明确了论文的书写思路，并且完成了论文的初期撰写。

所文俊同学：

通过大量文献及资料的阅读，根据全数字锁相环的原理，参照已有的仿真程序，用Altera QuartusII（FPGA）对全数字锁相环的各个模块进行了简单的仿真，对其在射频中的应用方面有所调研。最后对论文的整体格式以及版面进行了精心而细致的修改。

锁相环设计

锁相环测量简述一、锁相环路的基本工作原理锁相环路是一个相位反馈自动控制系统。它由以下三个基本部件组成：鉴相器（PD）、环路滤波器（LPF）和压控振荡器（VCO）。其组成方框图如下所示。锁相环路的基本方框图锁相环可用来实现输出和输入两个信号之间的相位同步。当没有基准（参考）输入信号时，环路滤波器的输出为零（或为某一固定值）。这时，压控振荡器按其固有频率fv进行自由振荡。当有频率为fR的参考信号输入时，uR 和uv同时加到鉴相器进行鉴相。如果fR和fv相差不大，鉴相器对uR和uv进行鉴相的结果，输出一个与uR和uv的相位差成正比的误差电压ud，再经过环路滤波器滤去ud中的高频成分，输出一个控制电压uc，uc将使压控振荡器的频率fv（和相位）发生变化，朝着参考输入信号的频率靠拢，最后使fv= fR，环路锁定。环路一旦进入锁定状态后，压控振荡器的输出信号与环路的输入信号（参考信号）之间只有一个固定的稳态相位差，而没有频差存在。环路的锁定状态是对输入信号的频率和相位不变而言的，若环路输入的是频率和相位不断变化的信号，而且环路能使压控振荡器的频率和相位不断地跟踪输入信号的频率和相位变化，则这时环路所处的状态称为跟踪状态。锁相环路在锁定后，不仅能使输出信号频率与输入信号频率严格同步，而且还具有频率跟踪特性，所以它在电子技术的各个领域中都有着广泛的应用。二、环路部件的测量 I.鉴相器特性的测量鉴相器的主要性能可用鉴相特性曲线和鉴相灵敏度来表示。鉴相特性曲线是表示鉴相器的输出电压Vd与两个输入比相信号之间相位差θe的关系曲线，其测量方法如右图所示，在测量精度要求不高的情况下，可用双踪示波器来代替相位计。

全数字锁相环毕业设计终稿

安徽大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011年9月导师姓名：吴秀龙职称/学位：教授/博士导师所在单位：安徽大学电子信息工程学院完成时间：2015 年5月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

锁相环原理及应用

锁相电路（PLL）及其应用自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。一、锁相环路的基本工作原理 1．锁相环路的基本组成锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。图1 锁相环路的基本组成框图将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出

控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ）鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。鉴相器的电路类型很多，最常用的有以下三种电路．（1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。（2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。（3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。

PLL(锁相环)电路原理及设计 [收藏]

PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。只要是基准频率的整数倍，便可以得到各种频率的输出。从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。

全数字锁相环的设计

全数字锁相环的设计锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。这里介绍一种采用硬件描述语言设计的方案。结构及工作原理一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。图数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形变模可逆计数器变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。图脉冲加减电路工作波形除计数器

锁相环的基本原理和模型

1.锁相环的基本原理和模型在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。图1-1 基本锁相环结构鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

全数字锁相环的设计

全数字锁相环的设计锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。图1 数字锁相环基本结构图鉴相器常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。脉冲加减电路脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。图3 脉冲加减电路工作波形除N计数器

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

全数字锁相环毕业设计终稿

大学本科毕业论文（设计、创作）题目：全数字锁相环的研究与设计学生：义强学号：P3******* 院（系）：电子信息工程学院专业：微电子入学时间：2011 年9 月导师：吴秀龙职称/学位：教授/博士导师所在单位：大学电子信息工程学院完成时间：2015 年 5 月

全数字锁相环的研究与设计摘要锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的输入频率相等。锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

基于FPGA的数字锁相环的设计

目录第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

锁相环原理及锁相环原理图

问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。锁相环原理及锁相环原理图 1．锁相环的基本组成锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相（t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理（8-4-1）（8-4-2）

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

锁相环设计与MATLAB仿真

本科毕业设计论文题目锁相环设计与MATLAB仿真 _______________________________________ 专业名称电子科学与技术学生姓名何鹏指导教师李立欣毕业时间2010年6月

毕业任务书一、题目《锁相环设计与MATLAB 仿真》二、指导思想和目的要求在了解锁相环的基本工作原理的基础上，熟悉其构成及数学模型，在对锁相环有了充分的要了解后，运用MATLAB 仿真软件对其进行仿真。通过仿真看锁相环是否工作正常，参数指标是否合格来判断是否达到了仿真要求。三、主要技术指标 1.锁相环的基本原理 2.锁相环工作期间是否经历了失锁、跟踪、捕获、锁定等四个状态。 3.锁定后平率相位是否平稳。四、进度和要求第3~5 周：查阅和整理资料文献，确定研究模型和研究方向；第6~8 周：分析模型，找出其中的缺陷；第9~11 周：提出更容易实现的结构，对该结构具体分析；第11~13 周：整理资料进行论文撰写、装订并翻译英文文献；第14~15 周：论文评阅，答辩准备，答辩五、主要参考书及参考资料 Floyd M ．Gardner,锁相环技术（第三版）姚剑清译，人民邮电出版社,2007 Roland E.Best,锁相环设计、仿真与应用（第五版），李永明等译，清华学出版社，2007.4 学生 ___________ 指导教师 ___________ 系主任 ___________ 设计论文

目录中文摘要 (3) 英文摘要 (4) 前言 (6) 第一章绪论 (7) 1．1 锁相环的发展及国内外研究现状 (7) 1．2 本文的主要内容组织 (9) 第二章锁相环的基本理论 (10) 2.1锁相环的工作原理 (11) 2.1.1鉴相器 (11) 2.1.2 低通滤波器 (13) 2.1.3 压控振荡器 (15) 2.2锁相环的工作状态 (15) 2.3锁相环的非线性工作性能分析 (17) 2.3.1跟踪性能 (18) 2.3.2捕获性能 (18) 2.3.3失锁状态 (19) 2.4锁相环的稳定性 (20) 2.5信号流程图 (21) 2.6锁相环的优良特性 (21) 2.7锁相环的应用 (22) 2.7.1锁相环在调制和解调中的应用 (22) 2.7.2锁相环在频率合成器中的应用 (23) 2.8本章小结 (23) 第三章锁相环的噪声分析 (24)

锁相环CD4046 原理及应用

锁相环 CD4046 原理及应用锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。