半导体制造基本概念

半导体制造基本概念
半导体制造基本概念

半导体制造基本概念

晶圆(Wafer)

晶圆(Wafer)的生产由砂即(二氧化硅)开始,经由电弧炉的提炼还原成冶炼级的硅,再经由盐酸氯化,产生三氯化硅,经蒸馏纯化后,透过慢速分解过程,制成棒状或粒状的「多晶硅」。一般晶圆制造厂,将多晶硅融解后,再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长,重76.6公斤的8?? 硅晶棒,约需2天半时间长成。经研磨、??光、切片后,即成半导体之原料晶圆片。

光学显影

光学显影是在光阻上经过曝光和显影的程序,把光罩上的图形转换到光阻

下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率,更在IC 制程的进步上,扮演着最关键的角色。由于光学上的需要,此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。

干式蚀刻技术

在半导体的制程中,蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻(又称为电浆蚀刻)是目前最常用的蚀刻方式,其以气体作为主要的蚀刻媒介,并藉由电浆能量来驱动反应。

电浆对蚀刻制程有物理性与化学性两方面的影响。首先,电浆会将蚀刻气体分子分解,产生能够快速蚀去材料的高活性分子。此外,电浆也会把这些化学成份离子化,使其带有电荷。

晶圆系置于带负电的阴极之上,因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时,会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻,而后者也是干式蚀刻的重要角色。

基本上,随着所欲去除的材质与所使用的蚀刻化学物质之不同,蚀刻由下列两种模式单独或混会进行:

1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后,将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面,并透过抽气动作将其排出。

2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键,进而将晶圆表面材质分子一个个的打击或溅击(sputtering)出来。

化学气相沉积技术

化学气相沉积是制造微电子组件时,被用来沉积出某种薄膜(film)的技术,所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时,包含有被沉积材料之原子的气体,会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时,会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。

CVD制程产生的薄膜厚度从低于0.5微米到数微米都有,不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有:

■二气化硅(通常直接称为氧化层)

■氮化硅

■多晶硅

■耐火金属与这类金属之其硅化物

可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层(plasmas nitride dielectrics)是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜:内层介电层(ILD)、内金属介电层(IMD)、以及保护层。此外、金层化学气相沉积(包括钨、铝、氮化钛、以及其它金属等)也是一种热门的CVD应用。

物理气相沉积技术

如其名称所示,物理气相沉积(Physical Vapor Deposition)主要是一种物理制程而非化学制程。此技术一般使用氩等钝气,藉由在高真空中将氩离子加速以撞击溅镀靶材后,可将靶材原子一个个溅击出来,并使被溅击出来的材质(通常为铝、钛或其合金)如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境,可使这些金属原子结成晶粒,再透过微影图案化(patterned)与蚀刻,来得到半导体组件所要的导电电路。

解离金属电浆(IMP)物理气相沉积技术

解离金属电浆是最近发展出来的物理气相沉积技术,它是在目标区与晶圆之间,利用电浆,针对从目标区溅击出来的金属原子,在其到达晶圆之前,加以离子化。离子化这些金属原子的目的是,让这些原子带有电价,进而使其行进方向受到控制,让这些原子得以垂直的方向往晶圆行进,就像电浆蚀刻及化学气相沉积制程。这样做可以让这些金属原子针对极窄、极深的结构进行沟填,以形成极均匀的表层,尤其是在最底层的部份。

高温制程

多晶硅(poly)通常用来形容半导体晶体管之部分结构:至于在某些半导体组件上常见的磊晶硅(epi)则是长在均匀的晶圆结晶表面上的一层纯硅结晶。多晶硅与磊晶硅两种薄膜的应用状况虽然不同,却都是在类似的制程反应室中经高温(600℃至1200℃)沉积而得。

即使快速高温制程(Rapid Thermal Processing, RTP)之工作温度范围与多晶硅及磊晶硅制程有部分重叠,其本质差异却极大。RTP并不用来沈积薄膜,而是用来修正薄膜性质与制程结果。RTP将使晶圆历经极为短暂且精确控制高温处理过程,这个过程使晶圆温度在短短的10至20秒内可自室温升到1000℃。RTP通常用于回火制程(annealing),负责控制组件内掺质原子之均匀度。此外RTP也可用来硅化金属,及透过高温来产生含硅化之化合物与硅化钛等。最新的发展包括,使用快速高温制程设备在晶极重要的区域上,精确地沉积氧及氮薄膜。

离子植入技术

离子植入技术可将掺质以离子型态植入半导体组件的特定区域上,以获得精确的电子特性。这些离子必须先被加速至具有足够能量与速度,以穿透(植入)薄膜,到达预定的植入深度。离子植入制程可对植入区内的掺质浓度加以精密控制。基本上,此掺质浓度(剂量)系由离子束电流(离子束内之总离子数)与扫瞄率(晶圆通过离子束之次数)来控制,而离子植入之深度则由离子束能量之大小来决定。

化学机械研磨技术

化学机械研磨技术(Chemical Mechanical Polishing, CMP)兼其有研磨性物质的机械式研磨与酸碱溶液的化学式研磨两种作用,可以使晶圆表面达到全面性的平坦化,以利后续薄膜沉积之进行。

在CMP制程的硬设备中,研磨头被用来将晶圆压在研磨垫上并带动晶圆旋转,至于研磨垫则以相反的方向旋转。在进行研磨时,由研磨颗粒所构成的研浆会被置于晶圆与研磨垫间。影响CMP制程的变量包括有:研磨头所施的压力与晶圆的平坦度、晶圆与研磨垫的旋转速度、研浆与研磨颗粒的化学成份、温度、以及研磨垫的材质与磨损性等等。

制程监控

在下个制程阶段中,半导体商用CD-SEM来量测芯片内次微米电路之微距,以确保制程之正确性。一般而言,只有在微影图案(photolithographic patterning)与后续之蚀刻制程执行后,才会进行微距的量测。

光罩检测(Retical Inspection)

光罩是高精密度的石英平板,是用来制作晶圆上电子电路图像,以利集成电路的制作。光罩必须是完美无缺,才能呈现完整的电路图像,否则不完整的图像会被复制到晶圆上。光罩检测机台则是结合影像扫描技术与先进的影像处理技术,捕捉图像上的缺失。当晶圆从一个制程往下个制程进行时,图案晶圆检测系统可用来检测出晶圆上是否有瑕疵包括有微尘粒子、断线、短路、以及其它各式各样的问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。

切割

晶圆经过所有的制程处理及测试后,切割成壹颗颗的IC。举例来说:以0.2 微米制程技术生产,每片八?季г采峡芍谱鹘?六百颗以上的64M DRAM。

封装

制程处理的最后一道手续,通常还包含了打线的过程。以金线连接芯片与导线架的线路,再封装绝缘的塑料或陶瓷外壳,并测试IC功能是否正常。由于切割与封装所需技术层面比较不高,因此常成为一般业者用以介入半导体工业之切入点。

300mm

为协助晶圆制造厂克服300mm晶圆生产的挑战,应用材料提供了业界最完整的解决方案。不但拥有种类齐全的300mm晶圆制造系统,提供最好的服务与支持组织,还掌握先进制程与制程整合的技术经验;从降低风险、增加成效,加速量产时程,到协助达成最大生产力,将营运成本减到最低等,以满足晶圆制造厂所有的需求。

应用材料的300mm全方位解决方案,完整的产品线为:

高温处理及离子植入设备(Thermal Processes and Implant)

介质化学气相沉积(DCVD:Dielectric Chemical Vapor Deposition)

金属沉积(Metal Deposition)

蚀刻(Etch)

化学机械研磨(CMP:Chemical Mechanical Polishing)

检视与量测(Inspection & Metrology)

制造执行系统(MES:Manufacturing Execution System)

服务与支持(Service & Support)

铜制程技术

在传统铝金属导线无法突破瓶颈之情况下,经过多年的研究发展,铜导线已经开始成为半导体材料的主流,由于铜的电阻值比铝还小,因此可在较小的面积上承载较大的电流,让厂商得以生产速度更快、电路更密集,且效能可提升约30-40%的芯片。亦由于铜的抗电子迁移(electro-migration)能力比铝好,因此可减轻其电移作用,提高芯片的可靠度。在半导体制程设备供货商中,只有应用材料公司能提供完整的铜制程全方位解决方案与技术,包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

应用材料公司的铜制程全方位解决方案

在半导体组件中制造铜导线,牵涉不仅是铜的沉积,还需要一系列完整的制程步骤,并加以仔细规划,以便发挥最大的效能。应用材料公司为发展铜制程相关技术,已与重要客户合作多年,具有丰富的经验;此外在半导体制程设备所有供货商中,也只有应用材料公司能够提供铜导线结构的完整制程技术,包括薄膜沉积、蚀刻、电化学电镀及化学机械研磨等。

半导体工艺及芯片制造技术问题答案(全)

常用术语翻译 active region 有源区 2.active ponent有源器件 3.Anneal退火 4.atmospheric pressure CVD (APCVD) 常压化学气相淀积 5.BEOL(生产线)后端工序 6.BiCMOS双极CMOS 7.bonding wire 焊线,引线 8.BPSG 硼磷硅玻璃 9.channel length沟道长度 10.chemical vapor deposition (CVD) 化学气相淀积 11.chemical mechanical planarization (CMP)化学机械平坦化 12.damascene 大马士革工艺 13.deposition淀积 14.diffusion 扩散 15.dopant concentration掺杂浓度 16.dry oxidation 干法氧化 17.epitaxial layer 外延层 18.etch rate 刻蚀速率 19.fabrication制造 20.gate oxide 栅氧化硅 21.IC reliability 集成电路可靠性 22.interlayer dielectric 层间介质(ILD) 23.ion implanter 离子注入机 24.magnetron sputtering 磁控溅射 25.metalorganic CVD(MOCVD)金属有机化学气相淀积 26.pc board 印刷电路板 27.plasma enhanced CVD(PECVD) 等离子体增强CVD 28.polish 抛光 29.RF sputtering 射频溅射 30.silicon on insulator绝缘体上硅(SOI)

半导体产业介绍

半导体整个生态链 主要分为:前端设计(design),后端制造(mfg)、封装测试(package),最后投向消费市场。 不同的厂商负责不同的阶段,环环相扣,最终将芯片集成到产品里,销售到用户手中。半导体厂商也分为2大类,一类是IDM (Integrated Design and Manufacture),包含设计、制造、封测全流程,如Intel、TI、Samsung这类公司;另外一类是Fabless,只负责设计,芯片加工制造、封测委托给专业的Foundry,如华为海思、展讯、高通、MTK(台湾联发科)等。 前端设计是整个芯片流程的“魂”,从承接客户需求开始,到规格、系统架构设计、方案设计,再到Coding、UT/IT/ST(软件测试UT:unit testing 单元测试IT: integration testing 集成测试ST:system testing 系统测试),提交网表(netlist或称连线表,是指用基础的逻辑门来描述数字电路连接情况的描述方式)做Floorplan,最终输出GDS(Graphics Dispaly System)交给Foundry做加工。由于不同的工艺Foundry提供的工艺lib库不同,负责前端设计的工程师要提前差不多半年,开始熟悉工艺库,尝试不同的Floorplan设计,才能输出Foundry想要的GDS。 后端制造是整个芯片流程的“本”,拿到GDS以后,像台积电,就是Foundry 厂商,开始光刻流程,一层层mask光刻,最终加工厂芯片裸Die。 封装测试是整个芯片流程的“尾”,台积电加工好的芯片是一颗颗裸Die,外面没有任何包装。从晶圆图片,就可以看到一个圆圆的金光闪闪的东西,上面横七竖八的划了很多线,切出了很多小方块,那个就是裸Die。裸Die是不能集成到手机里的,需要外面加封装,用金线把芯片和PCB板连接起来,这样芯片才能真正的工作。 台积电是目前Foundry中的老大,华为麒麟系列芯片一直与台积电合作,如麒麟950就是16nm FF+工艺第一波量产的SoC芯片。 半导体行业的公司具主要分为四类: 集成器件制造商IDM (Integrated Design and Manufacture):指不仅设计和销售微芯片,也运营自己的晶圆生产线。Intel,SAMSUNG(三星),东芝,ST(意法半导体),Infineon(英飞凌)和NXP(恩智浦半导体)。 无晶圆厂供应商Fabless:公司自己开发和销售半导体器件,但把芯片转包给独立的晶圆代工厂生产。例如:Altera(FPL),爱特(FPL),博通(网路器件),CirrusLogicCrystal(音频,视频芯片),莱迪思(FPL),英伟达(FPL),

晶圆封装测试工序和半导体制造工艺流程

A.晶圆封装测试工序 一、 IC检测 1. 缺陷检查Defect Inspection 2. DR-SEM(Defect Review Scanning Electron Microscopy) 用来检测出晶圆上是否有瑕疵,主要是微尘粒子、刮痕、残留物等问题。此外,对已印有电路图案的图案晶圆成品而言,则需要进行深次微米范围之瑕疵检测。一般来说,图案晶圆检测系统系以白光或雷射光来照射晶圆表面。再由一或多组侦测器接收自晶圆表面绕射出来的光线,并将该影像交由高功能软件进行底层图案消除,以辨识并发现瑕疵。 3. CD-SEM(Critical Dimensioin Measurement) 对蚀刻后的图案作精确的尺寸检测。 二、 IC封装 1. 构装(Packaging) IC构装依使用材料可分为陶瓷(ceramic)及塑胶(plastic)两种,而目前商业应用上则以塑胶构装为主。以塑胶构装中打线接合为例,其步骤依序为晶片切割(die saw)、黏晶(die mount / die bond)、焊线(wire bond)、封胶(mold)、剪切/成形(trim / form)、印字(mark)、电镀(plating)及检验(inspection)等。 (1) 晶片切割(die saw) 晶片切割之目的为将前制程加工完成之晶圆上一颗颗之晶粒(die)切割分离。举例来说:以0.2微米制程技术生产,每片八寸晶圆上可制作近六百颗以上的64M微量。 欲进行晶片切割,首先必须进行晶圆黏片,而后再送至晶片切割机上进行切割。切割完后之晶粒井然有序排列于胶带上,而框架的支撐避免了胶带的皱褶与晶粒之相互碰撞。 (2) 黏晶(die mount / die bond) 黏晶之目的乃将一颗颗之晶粒置于导线架上并以银胶(epoxy)粘着固定。黏晶完成后之导线架则经由传输设备送至弹匣(magazine)内,以送至下一制程进行焊线。 (3) 焊线(wire bond) IC构装制程(Packaging)则是利用塑胶或陶瓷包装晶粒与配线以成集成电路(Integrated Circuit;简称IC),此制程的目的是为了制造出所生产的电路的保护层,避免电路受到机械性刮伤或是高温破坏。最后整个集成电路的周围会向外拉出脚架(Pin),称之为打线,作为与外界电路板连接之用。

《半导体制造工艺及设备》课程教学大纲

《半导体制造工艺及设备》课程教学大纲 课程类别:技术基础必修课课程代码:BT1410_2 总学时:总学时48 (双语讲授48) 适用专业:微电子制造工程 先修课程:大学物理、半导体物理、微电子制造基础 一、课程的地位、性质和任务 本课程是微电子制造工程专业的一门必修的专业技术基础课。其作用与任务是:使学生对集成电路制造工艺及其设备有一个比较系统、全面的了解和认识,初步掌握硅材料制备、氧化、淀积、光刻、刻蚀、离子注入、金属化、化学机械平坦化等工艺及其设备,工艺集成以及CMOS工艺的基础理论。 二、课程教学的基本要求 1.初步掌握半导体工艺流程的基本理论与方法; 2.掌握半导体制造技术的基本工艺(硅材料制备、氧化、淀积、光刻、刻蚀、离子注 入、金属化、化学机械平坦化)及其设备; 3.初步掌握工艺集成与当前最新的CMOS工艺流程。 三、课程主要内容与学时分配 1、半导体制造概述3学 时 半导体制造在电子制造工程中的地位与概述、基本概念、基本内容 2、硅材料制备3学 时 直拉法、区熔法 3、氧化4学时 氧化物作用、氧化原理、氧化方法、氧化工艺、氧化炉 4、淀积5学 时 物理淀积与化学气相淀积(CVD)、淀积工艺、CVD淀积系统 5、光刻8学 时 光刻胶、光刻原理、光刻工艺、光刻设备、先进光刻技术、光学光刻与软光刻。 6、刻蚀4学 时 刻蚀方法、干法刻蚀、湿法刻蚀、等离子刻蚀、刻蚀反应器 7、离子注入3学 时 扩散、离子注入原理、离子注入工艺、离子注入机 8、金属化4学时 金属类型、金属化方案、金属淀积系统、铜的双大马士革金属化工艺 9、化学机械平坦化(CMP)2学时 传统平坦化技术、化学机械平坦化CMP工艺、CMP应用

半导体工艺流程

1清洗 集成电路芯片生产的清洗包括硅片的清洗和工器具的清洗。由 于半导体生产污染要求非常严格,清洗工艺需要消耗大量的高纯水; 且为进行特殊过滤和纯化广泛使用化学试剂和有机溶剂。 在硅片的加工工艺中,硅片先按各自的要求放入各种药液槽进行表面化学处理,再送入清洗槽,将其表面粘附的药液清洗干净后进入下一道工序。常用的清洗方式是将硅片沉浸在液体槽内或使用液体喷雾清洗,同时为有更好的清洗效果,通常使用超声波激励和擦片措施,一般在有机溶剂清洗后立即米用无机酸将其氧化去除,最后用超纯水进行清洗,如图1-6所示。 图1-6硅片清洗工艺示意图 工具的清洗基本米用硅片清洗同样的方法。 2、热氧化 热氧化是在800~1250C高温的氧气氛围和惰性携带气体(N2)下使硅片表面的硅氧化生成二氧化硅膜的过程,产生的二氧化硅用以作为扩散、离子注入的阻挡层,或介质隔离层。典型的热氧化化学反应为: Si + O2 T SiO2

3、扩散 扩散是在硅表面掺入纯杂质原子的过程。通常是使用乙硼烷(B2H6)作为N —源和磷烷(PH3)作为P+源。工艺生产过程中通常 分为沉积源和驱赶两步,典型的化学反应为: 2PH3 —2P+3H2 4、离子注入 离子注入也是一种给硅片掺杂的过程。它的基本原理是把掺杂物质(原子)离子化后,在数千到数百万伏特电压的电场下得到加速,以较高的能量注入到硅片表面或其它薄膜中。经高温退火后,注入离子活化,起施主或受主的作用。 5、光刻 光刻包括涂胶、曝光、显影等过程。涂胶是通过硅片高速旋转在硅片表面均匀涂上光刻胶的过程;曝光是使用光刻机,并透过光掩膜版对涂胶的硅片进行光照,使部分光刻胶得到光照,另外,部分光刻胶得不到光照,从而改变光刻胶性质;显影是对曝光后的光刻胶进行去除,由于光照后的光刻胶 和未被光照的光刻胶将分别溶于显影液和不溶于显影液,这样就使光刻胶上 形成了沟槽。 6、湿法腐蚀和等离子刻蚀 通过光刻显影后,光刻胶下面的材料要被选择性地去除,使用的方法就

半导体FAB里基本的常识简介

半导体F A B里基本的 常识简介精选文档 TTMS system office room 【TTMS16H-TTMS2A-TTMS8Q8-

CVD 晶圆制造厂非常昂贵的原因之一,是需要一个无尘室,为何需要无尘室 答:由于微小的粒子就能引起电子组件与电路的缺陷 何谓半导体? 答:半导体材料的电传特性介于良导体如金属(铜、铝,以及钨等)和绝缘和橡胶、塑料与干木头之间。最常用的半导体材料是硅及锗。半导体最重要的性质之一就是能够藉由一种叫做掺杂的步骤刻意加入某种杂质并应用电场来控制其之导电性。 常用的半导体材料为何 答:硅(Si)、锗(Ge)和砷化家(AsGa) 何谓VLSI 答:VLSI(Very Large Scale Integration)超大规模集成电路 在半导体工业中,作为绝缘层材料通常称什幺 答:介电质(Dielectric) 薄膜区机台主要的功能为何 答:沉积介电质层及金属层

何谓CVD(Chemical Vapor Dep.) 答:CVD是一种利用气态的化学源材料在晶圆表面产生化学沉积的制程CVD分那几种? 答:PE-CVD(电浆增强型)及Thermal-CVD(热耦式) 为什幺要用铝铜(AlCu)合金作导线? 答:良好的导体仅次于铜 介电材料的作用为何? 答:做为金属层之间的隔离 何谓PMD(Pre-Metal Dielectric) 答:称为金属沉积前的介电质层,其界于多晶硅与第一个金属层的介电质何谓IMD(Inter-Metal Dielectric) 答:金属层间介电质层。 何谓USG? 答:未掺杂的硅玻璃(Undoped Silicate Glass) 何谓FSG? 答:掺杂氟的硅玻璃(Fluorinated Silicate Glass)

半导体FAB里基本的常识简介

CVD 晶圆制造厂非常昂贵的原因之一,是需要一个无尘室,为何需要无尘室 答:由于微小的粒子就能引起电子组件与电路的缺陷 何谓半导体?; I* s# N* v8 Y! H3 a8 q4 a1 R0 \- W 答:半导体材料的电传特性介于良导体如金属(铜、铝,以及钨等)和绝缘和橡胶、塑料与干木头之间。最常用的半导体材料是硅及锗。半导体最重要的性质之一就是能够藉由一种叫做掺杂的步骤刻意加入某种杂质并应用电场来控制其之导电性。 常用的半导体材料为何' u* k9 `+ D1 v1 U# f5 [7 G 答:硅(Si)、锗(Ge)和砷化家(AsGa): j* z$ X0 w& E4 B3 m. M( N( _; o4 D 何谓VLSI' b5 w; M# }; b; @; \8 g3 P. G 答:VLSI(Very Large Scale Integration)超大规模集成电路5 E3 U8 @- t& \ t9 x5 L4 K% _2 f 在半导体工业中,作为绝缘层材料通常称什幺0 r7 i, `/ G1 P! U" w! I 答:介电质(Dielectric). w- j" @9 Y2 {0 L0 f w 薄膜区机台主要的功能为何 答:沉积介电质层及金属层 何谓CVD(Chemical Vapor Dep.) 答:CVD是一种利用气态的化学源材料在晶圆表面产生化学沉积的制程 CVD分那几种? 答:PE-CVD(电浆增强型)及Thermal-CVD(热耦式) 为什幺要用铝铜(AlCu)合金作导线?4 Z* y3 A, G f+ z X* Y5 ? 答:良好的导体仅次于铜 介电材料的作用为何?% Y/ W) h' S6 J, l$ i5 B; f9 [ 答:做为金属层之间的隔离 何谓PMD(Pre-Metal Dielectric) 答:称为金属沉积前的介电质层,其界于多晶硅与第一个金属层的介电质5 |3 X. M$ o; T8 Y, N7 l5 q+ b 何谓IMD(Inter-Metal Dielectric)9 u9 j4 F1 U! Q/ ?" j% y7 O/ Q" m; N, b 答:金属层间介电质层。1 X8 g' q a0 h3 k4 r" X$ l. l 何谓USG? 答:未掺杂的硅玻璃(Undoped Silicate Glass): u0 F0 d! A M+ U( w/ Q 何谓FSG? 答:掺杂氟的硅玻璃(Fluorinated Silicate Glass) 何谓BPSG?& ~- I3 f8 i( Y! M) q, U 答:掺杂硼磷的硅玻璃(Borophosphosilicate glass)6 f/ g4 U& D/ }5 W 何谓TEOS? 答:Tetraethoxysilane用途为沉积二氧化硅 TEOS在常温时是以何种形态存在? 答:液体" q) ]0 H- @9 p7 C8 P; D8 Y. P) X 二氧化硅其K值为3.9表示何义( Y! @1 J! X+ P; b* _$ g 答:表示二氧化硅的介电质常数为真空的3.9倍6 H9 v' O5 U U" R9 w! o$ ` 氟在CVD的工艺上,有何应用 答:作为清洁反应室(Chamber)用之化学气体4 Z& Z5 a* E6 m+ F 简述Endpoint detector之作用原理.6 [2 d$ j" l7 p4 V. f 答:clean制程时,利用生成物或反应物浓度的变化,因其特定波长光线被detector 侦测

【半导体研磨 精】半导体晶圆的生产工艺流程介绍

?从大的方面来讲,晶圆生产包括晶棒制造和晶片制造两大步骤,它又可细分为以下几道主要工序(其中晶棒制造只包括下面的第一道工序,其余的全部属晶片制造,所以有时又统称它们为晶柱切片后处理工序): 晶棒成长--> 晶棒裁切与检测--> 外径研磨--> 切片--> 圆边--> 表层研磨--> 蚀刻--> 去疵--> 抛光--> 清洗--> 检验--> 包装 1 晶棒成长工序:它又可细分为: 1)融化(Melt Down) 将块状的高纯度复晶硅置于石英坩锅内,加热到其熔点1420°C以上,使其完全融化。 2)颈部成长(Neck Growth) 待硅融浆的温度稳定之后,将〈1.0.0〉方向的晶种慢慢插入其中,接着将晶种慢慢往上提升,使其直径缩小到一定尺寸(一般约6mm左右),维持此直径并拉长 100-200mm,以消除晶种内的晶粒排列取向差异。 3)晶冠成长(Crown Growth) 颈部成长完成后,慢慢降低提升速度和温度,使颈部直径逐渐加大到所需尺寸(如 5、6、8、12吋等)。 4)晶体成长(Body Growth) 不断调整提升速度和融炼温度,维持固定的晶棒直径,只到晶棒长度达到预定值。 5)尾部成长(Tail Growth) 1

当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度,使晶棒直径逐渐变小,以避免因热应力造成排差和滑移等现象产生,最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2 晶棒裁切与检测(Cutting & Inspection) 将长成的晶棒去掉直径偏小的头、尾部分,并对尺寸进行检测,以决定下步加工的工艺参数。 3 外径研磨(Su rf ace Grinding & Shaping) 由于在晶棒成长过程中,其外径尺寸和圆度均有一定偏差,其外园柱面也凹凸不平,所以必须对外径进行修整、研磨,使其尺寸、形状误差均小于允许偏差。 4 切片(Wire Saw Sl ic ing) 由于硅的硬度非常大,所以在本工序里,采用环状、其内径边缘镶嵌有钻石颗粒的薄片锯片将晶棒切割成一片片薄片。 5 圆边(Edge Profiling) 由于刚切下来的晶片外边缘很锋利,硅单晶又是脆性材料,为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒,必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 ? 6 研磨(Lapping) 研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损,使晶片表面达到所要求的光洁度。 7 蚀刻(Etching) 1

半导体制造工艺流程

半导体制造工艺流程 N型硅:掺入V族元素--磷P、砷As、锑Sb P型硅:掺入III族元素—镓Ga、硼B PN结: 半导体元件制造过程可分为 前段(FrontEnd)制程 晶圆处理制程(WaferFabrication;简称WaferFab)、 晶圆针测制程(WaferProbe); 後段(BackEnd) 构装(Packaging)、 测试制程(InitialTestandFinalTest) 一、晶圆处理制程 晶圆处理制程之主要工作为在矽晶圆上制作电路与电子元件(如电晶体、电容体、逻辑闸等),为上述各制程中所需技术最复杂且资金投入最多的过程,以微处理器(Microprocessor)为例,其所需处理步骤可达数百道,而其所需加工机台先进且昂贵,动辄数千万一台,其所需制造环境为为一温度、湿度与含尘(Particle)均需控制的无尘室(Clean-Room),虽然详细的处理程序是随著产品种类与所使用的技术有关;不过其基本处理步骤通常是晶圆先经过适当的清洗(Cleaning)之後,接著进行氧化(Oxidation)及沈积,最後进行微影、蚀刻及离子植入等反覆步骤,以完成晶圆上电路的加工与制作。 二、晶圆针测制程 经过WaferFab之制程後,晶圆上即形成一格格的小格,我们称之为晶方或是晶粒(Die),在一般情形下,同一片晶圆上皆制作相同的晶片,但是也有可能在同一片晶圆上制作不同规格的产品;这些晶圆必须通过晶片允收测试,晶粒将会一一经过针测(Probe)仪器以测试其电气特性,而不合格的的晶粒将会被标上记号(InkDot),此程序即称之为晶圆针测制程(WaferProbe)。然後晶圆将依晶粒为单位分割成一粒粒独立的晶粒 三、IC构装制程 IC構裝製程(Packaging):利用塑膠或陶瓷包裝晶粒與配線以成積體電路目的:是為了製造出所生產的電路的保護層,避免電路受到機械性刮傷或是高溫破壞。 半导体制造工艺分类 半导体制造工艺分类 一双极型IC的基本制造工艺: A在元器件间要做电隔离区(PN结隔离、全介质隔离及PN结介质混合隔离)ECL(不掺金)(非饱和型)、TTL/DTL(饱和型)、STTL(饱和型)B在元器件间自然隔离 I2L(饱和型) 半导体制造工艺分类 二MOSIC的基本制造工艺: 根据栅工艺分类 A铝栅工艺 B硅栅工艺

半导体的生产工艺流程

半导体的生产工艺流程 微机电制作技术,尤其是最大宗以硅半导体为基础的微细加工技术 (silicon-basedmicromachining),原本就肇源于半导体组件的制程技术,所以必须先介绍清楚这类制程,以免沦于夏虫语冰的窘态。 一、洁净室 一般的机械加工是不需要洁净室(cleanroom)的,因为加工分辨率在数十微米以上,远比日常环境的微尘颗粒为大。但进入半导体组件或微细加工的世界,空间单位都是以微米计算,因此微尘颗粒沾附在制作半导体组件的晶圆上,便有可能影响到其上精密导线布局的样式,造成电性短路或断路的严重后果。为此,所有半导体制程设备,都必须安置在隔绝粉尘进入的密闭空间中,这就是洁净室的来由。洁净室的洁净等级,有一公认的标准,以class10为例,意谓在单位立方英呎的洁净室空间内,平均只有粒径0.5微米以上的粉尘10粒。所以class后头数字越小,洁净度越佳,当然其造价也越昂贵。为营造洁净室的环境,有专业的建造厂家,及其相关的技术与使用管理办法如下: 1、内部要保持大于一大气压的环境,以确保粉尘只出不进。所以需要大型 鼓风机,将经滤网的空气源源不绝地打入洁净室中。 2、为保持温度与湿度的恒定,大型空调设备须搭配于前述之鼓风加压系统 中。换言之,鼓风机加压多久,冷气空调也开多久。 3、所有气流方向均由上往下为主,尽量减少突兀之室内空间设计或机台摆 放调配,使粉尘在洁净室内回旋停滞的机会与时间减至最低程度。 4、所有建材均以不易产生静电吸附的材质为主。 5、所有人事物进出,都必须经过空气吹浴(airshower)的程序,将表面粉尘 先行去除。 6、人体及衣物的毛屑是一项主要粉尘来源,为此务必严格要求进出使用人 员穿戴无尘衣,除了眼睛部位外,均需与外界隔绝接触(在次微米制程技术的工厂内,工作人员几乎穿戴得像航天员一样。)当然,化妆是在禁绝之内,铅笔等也禁止使用。 7、除了空气外,水的使用也只能限用去离子水(DIwater,de-ionizedwater)。 一则防止水中粉粒污染晶圆,二则防止水中重金属离子,如钾、钠离子污染金氧半(MOS)晶体管结构之带电载子信道(carrierchannel),影响半导体组件的工作特性。去离子水以电阻率(resistivity)来定义好坏,一般要求至 17.5MΩ-cm以上才算合格;为此需动用多重离子交换树脂、RO逆渗透、与 UV紫外线杀菌等重重关卡,才能放行使用。由于去离子水是最佳的溶剂与清洁剂,其在半导体工业之使用量极为惊人! 8、洁净室所有用得到的气源,包括吹干晶圆及机台空压所需要的,都得使 用氮气(98%),吹干晶圆的氮气甚至要求99.8%以上的高纯氮!以上八点说明是最基本的要求,另还有污水处理、废气排放的环保问题,再再需要大笔

半导体制造基本概念

半导体制造基本概念 晶圆(Wafer) 晶圆(Wafer)的生产由砂即(二氧化硅)开始,经由电弧炉的提炼还原成冶炼级的硅,再经由盐酸氯化,产生三氯化硅,经蒸馏纯化后,透过慢速分解过程,制成棒状或粒状的「多晶硅」。一般晶圆制造厂,将多晶硅融解后,再利用硅晶种慢慢拉出单晶硅晶棒。一支85公分长,重76.6公斤的8?? 硅晶棒,约需2天半时间长成。经研磨、??光、切片后,即成半导体之原料晶圆片。 光学显影 光学显影是在光阻上经过曝光和显影的程序,把光罩上的图形转换到光阻 下面的薄膜层或硅晶上。光学显影主要包含了光阻涂布、烘烤、光罩对准、曝光和显影等程序。小尺寸之显像分辨率,更在IC 制程的进步上,扮演着最关键的角色。由于光学上的需要,此段制程之照明采用偏黄色的可见光。因此俗称此区为黄光区。 干式蚀刻技术 在半导体的制程中,蚀刻被用来将某种材质自晶圆表面上移除。干式蚀刻(又称为电浆蚀刻)是目前最常用的蚀刻方式,其以气体作为主要的蚀刻媒介,并藉由电浆能量来驱动反应。 电浆对蚀刻制程有物理性与化学性两方面的影响。首先,电浆会将蚀刻气体分子分解,产生能够快速蚀去材料的高活性分子。此外,电浆也会把这些化学成份离子化,使其带有电荷。 晶圆系置于带负电的阴极之上,因此当带正电荷的离子被阴极吸引并加速向阴极方向前进时,会以垂直角度撞击到晶圆表面。芯片制造商即是运用此特性来获得绝佳的垂直蚀刻,而后者也是干式蚀刻的重要角色。 基本上,随着所欲去除的材质与所使用的蚀刻化学物质之不同,蚀刻由下列两种模式单独或混会进行:

1. 电浆内部所产生的活性反应离子与自由基在撞击晶圆表面后,将与某特定成份之表面材质起化学反应而使之气化。如此即可将表面材质移出晶圆表面,并透过抽气动作将其排出。 2. 电浆离子可因加速而具有足够的动能来扯断薄膜的化学键,进而将晶圆表面材质分子一个个的打击或溅击(sputtering)出来。 化学气相沉积技术 化学气相沉积是制造微电子组件时,被用来沉积出某种薄膜(film)的技术,所沉积出的薄膜可能是介电材料(绝缘体)(dielectrics)、导体、或半导体。在进行化学气相沉积制程时,包含有被沉积材料之原子的气体,会被导入受到严密控制的制程反应室内。当这些原子在受热的昌圆表面上起化学反应时,会在晶圆表面产生一层固态薄膜。而此一化学反应通常必须使用单一或多种能量源(例如热能或无线电频率功率)。 CVD制程产生的薄膜厚度从低于0.5微米到数微米都有,不过最重要的是其厚度都必须足够均匀。较为常见的CVD薄膜包括有: ■二气化硅(通常直接称为氧化层) ■氮化硅 ■多晶硅 ■耐火金属与这类金属之其硅化物 可作为半导体组件绝缘体的二氧化硅薄膜与电浆氮化物介电层(plasmas nitride dielectrics)是目前CVD技术最广泛的应用。这类薄膜材料可以在芯片内部构成三种主要的介质薄膜:内层介电层(ILD)、内金属介电层(IMD)、以及保护层。此外、金层化学气相沉积(包括钨、铝、氮化钛、以及其它金属等)也是一种热门的CVD应用。 物理气相沉积技术 如其名称所示,物理气相沉积(Physical Vapor Deposition)主要是一种物理制程而非化学制程。此技术一般使用氩等钝气,藉由在高真空中将氩离子加速以撞击溅镀靶材后,可将靶材原子一个个溅击出来,并使被溅击出来的材质(通常为铝、钛或其合金)如雪片般沉积在晶圆表面。制程反应室内部的高温与高真空环境,可使这些金属原子结成晶粒,再透过微影图案化(patterned)与蚀刻,来得到半导体组件所要的导电电路。 解离金属电浆(IMP)物理气相沉积技术

半导体厂GAS系统基础知识解读

GAS 系 统 基 础 知 识

概述 HOOK-UP专业认知 一、厂务系统HOOK UP定义 HOOK UP 乃是藉由连接以传输UTILITIES使机台达到预期的功能。HOOK UP是将厂务提供的UTILITIES ( 如水,电,气,化学品等),经由预留之UTILITIES连接点( PORT OR STICK),藉由管路及电缆线连接至机台及其附属设备( SUBUNITS)。 机台使用这些UTILITIES,达成其所被付予的制程需求并将机台使用后,所产生之可回收水或废弃物( 如废水,废气等),经由管路连接至系统预留接点,再传送到厂务回收系统或废水废气处理系统。HOOK UP 项目主要包括∶CAD,MOVE IN ,CORE DRILL,SEISMIC ,VACUU,GAS,CHEMICAL, D.I ,PCW,CW,EXHAUST,ELECTRIC, DRAIN. 二、GAS HOOK-UP专业知识的基本认识 在半导体厂,所谓气体管路的Hook-up(配管衔接)以Buck Gas (一般性气体如CDA、GN2、PN2、PO2、PHE、PAR、H2等)而言,自供气源之气体存贮槽出口点经主管线(Main Piping)至次主管线(Sub-Main Piping)之Take Off点称为一次配(SP1

Hook-up),自Take Off出口点至机台(Tool)或设备(Equipment)的入口点,谓之二次配(SP2 Hook-up)。以Specialty Gas(特殊性气体如:腐蚀性、毒性、易燃性、加热气体等之气体)而言其供气源为气柜(Gas Cabinet)。自G/C出口点至VMB(Valve Mainfold Box.多功能阀箱)或VMP(Valve Mainfold Panel多功能阀盘)之一次测(Primary)入口点,称为一次配(SP1 Hook-up),由VMB或VMP Stick之二次侧(Secondary)出口点至机台入口点谓之二次配(SP2 Hook-up)。

第一章半导体基础知识(精)

第一章半导体基础知识 〖本章主要内容〗 本章重点讲述半导体器件的结构原理、外特性、主要参数及其物理意义,工作状态或工作区的分析。 首先介绍构成PN结的半导体材料、PN结的形成及其特点。其后介绍二极管、稳压管的伏安特性、电路模型和主要参数以及应用举例。然后介绍两种三极管(BJT和FET)的结构原理、伏安特性、主要参数以及工作区的判断分析方法。〖本章学时分配〗 本章分为4讲,每讲2学时。 第一讲常用半导体器件 一、主要内容 1、半导体及其导电性能 根据物体的导电能力的不同,电工材料可分为三类:导体、半导体和绝缘体。半导体可以定义为导电性能介于导体和绝缘体之间的电工材料,半导体的电阻率为10-3~10-9 cm。典型的半导体有硅Si和锗Ge以及砷化镓GaAs等。半导体的导电能力在不同的条件下有很大的差别:当受外界热和光的作用时,它的导电能力明显变化;往纯净的半导体中掺入某些特定的杂质元素时,会使它的导电能力具有可控性;这些特殊的性质决定了半导体可以制成各种器件。 2、本征半导体的结构及其导电性能 本征半导体是纯净的、没有结构缺陷的半导体单晶。制造半导体器件的半导体材料的纯度要达到99.9999999%,常称为“九个9”,它在物理结构上为共价键、呈单晶体形态。在热力学温度零度和没有外界激发时,本征半导体不导电。 3、半导体的本征激发与复合现象 当导体处于热力学温度0 K时,导体中没有自由电子。当温度升高或受到光的照射时,价电子能量增高,有的价电子可以挣脱原子核的束缚而参与导电,成为自由电子。这一现象称为本征激发(也称热激发)。因热激发而出现的自由电子和空穴是同时成对出现的,称为电子空穴对。 游离的部分自由电子也可能回到空穴中去,称为复合。 在一定温度下本征激发和复合会达到动态平衡,此时,载流子浓度一定,且自由电子数和空穴数相等。 4、半导体的导电机理 自由电子的定向运动形成了电子电流,空穴的定向运动也可形成空穴电流,因此,在半导体中有自由电子和空穴两种承载电流的粒子(即载流子),这是半导体的特殊性质。空穴导电的实质是:相邻原子中的价电子(共价键中的束缚电子)依次填补空穴而形成电流。由于电子带负电,而电子的运动与空穴的运动方向相反,因此认为空穴带正电。

半导体工艺半导体制造工艺试题库1 答案

一、填空题(每空1分,计31分) 1、工艺上用于四氯化硅的提纯方法有 吸附法 和 精馏法 。 2、在晶片表面图形形成过程中,一般通过腐蚀的方法将抗蚀膜图形转移到晶片上,腐蚀的方法有 湿法腐蚀 和 干法腐蚀 。 3、直拉法制备单晶硅的过程是:清洁处理——装炉——加热融化——拉晶,其中拉晶是最主要的工序,拉晶包括 下种 、 缩颈 、放肩、 等径生长 和收尾拉光等过程。 3、抛光是晶片表面主要的精细加工过程,抛光的主要方式有 化学抛光 、 机械抛光 和 化学机械抛光 。 4、掺杂技术包括有 热扩散 、 离子注入 、合金和中子嬗变等多种方法。 5、晶片中的锂、钠、钾等碱金属杂质,通常以 间隙式 (空位式或间隙式)扩散方式在晶片内部扩散,并且这类杂质通常称为 快扩散 (快扩散或慢扩散)杂质。 6、在有限表面源扩散中,其扩散后的杂质浓度分布函数符合 高斯分布函数 ; 而在恒定表面源扩散中,其扩散后的杂质浓度分布函数符合 余误差分布函数 。 7、在离子注入法的掺杂过程中,注入离子在非晶靶中的浓度分布函数满足对称的高斯分布,其浓度最大位于 R P 处。 8、在离子注入后,通常采用退火措施,可以消除由注入所产生的晶格损伤,常用的退火方式有 电子束退火 、 离子束退火 、 激光退火 。 9、根据分凝现象,若K 0>1,则分凝后杂质集中在 尾部 (头部或尾部);若K 0<1,则杂质分凝后集中在 头部 (同上)。 10、把硅片置于氯化氢和氧气的混合气体中进行的氧化,称为 掺氯氧化 。 11、在二氧化硅的热氧化方法中,氧化速度最快的是 干氧氧化 方法。 12、氢氧合成氧化设备中,两个重要的保险装置是 氢气流量保险装置 和 温度保险装置 。 13、工艺中常用的测量二氧化硅厚度的方法有 比色法 和 椭圆偏振光法 。 14、固态源硼扩散中常用的硼源是 氮化硼 ,常用的液态磷源是 三氯氧磷 。 15、箱法扩散在工艺中重要用来进行TTL 电路 隐埋层 的锑扩散。 二、选择题(每题2分,单项多项均有,计12分) 1、 在SiO 2网络中,如果掺入了磷元素,能使网络结构变得更( A ) (A )疏松 (B )紧密 (C )视磷元素剂量而言 2、 在微电子加工环境中,进入洁净区的工作人员必须注意以下事项(A 、B 、C 、D ) (A ) 进入洁净区要先穿戴好专用净化工作服、鞋、帽。 (B ) 进入洁净区前先在风淋室风淋30秒,然后才能进入。 (C ) 每周洗工作服,洗澡、理发、剪指甲,不用化妆品。 (D ) 与工作无关的纸张、书报等杂物不得带入。 3、离子注入设备的组成部分有(A 、B 、C 、D ) (A )离子源 (B )质量分析器 (C )扫描器 (D )电子蔟射器 4、CVD 淀积法的特点有(A 、C 、D ) (A )淀积温度比较低 (B )吸附不会影响淀积速度 (C )淀积材料可以直接淀积在单晶基片上 (D )样品本身不参与化学反应 5、 工艺中消除沟道效应的措施有(A 、B 、C 、D ) (A )增大注入剂量 (B )增大注入速度 (C )增加靶温 (D )通过淀积膜注入 6、液态源硼扩散所选用的硼源有(A 、B 、C ) (A )硼酸三甲脂 (B )硼酸三丙脂 (C )三溴化硼 (D )三氯氧磷 三、判断(每题1分,计10分) 1、Ⅰ号液是碱性过氧化氢清洗液。 ( R ) 2、筛选器是用来去除杂质离子的设备。 ( R ) 3、石墨基座的清洁处理,首先用王水煮沸,再用去离子水冲洗。 ( R ) 4、注入窗口中淀积的二氧化硅薄层是起退沟道的作用。 ( R ) 5、以一般能量注入的重离子,在进入靶片中,以电子阻挡为主。 ( F ) 6、硅烷热分解法淀积中,一旦源变成黄色就不能使用。 ( R ) 7、在二氧化硅氧化膜中,可动钠离子含量要求越高越好。 ( F ) 8、二氧化硅中的宏观缺陷是指用肉眼可以直接观察到的缺陷。 ( R ) 9、氮化硼(BN )是常用的固态硼杂质扩散源。 ( R ) 10、用四探针法可以测试扩散后的结深。 ( R ) 四、名词解释(每题5分,计20分) 1、杂质分凝 答:杂质在晶体中有一定分布,在固态中和液态中的分布又不一样,在晶体提纯时,利用杂质在晶体固态和液态的分布不一样,进行提纯,将杂质集中在晶体的头部或尾部,达到提纯的 装 订 班级 姓名 学号 成绩 - 学年第 学期 半导 第 学期 半导体制造工艺 半 导体制造工艺

半导体全制程介绍

半导体全制程介绍 《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗 (Cleaning)之后,送到热炉管(Furnace)内,在含氧的 环境中,以加热氧化(Oxidation)的方式在晶圆的表面形 成一层厚约数百个的二氧化硅层,紧接着厚约1000到 2000的氮化硅层将以化学气相沈积Chemical Vapor Deposition;CVP)的方式沈积(Deposition)在刚刚长成的二氧化硅上,然后整个晶圆将进行微影(Lithography)的制程,先在晶圆上上一层光阻(Photoresist),再将光罩上的图案移转到光阻上面。接着利用蚀刻(Etching)技术,将部份未被光阻保护的氮化硅层加以除去,留下的就是所需要的线路图部份。接着以磷为离子源(Ion Source),对整片晶圆进行磷原子的植入(Ion Implantation),然后再把光阻剂去除(Photoresist Scrip)。制程进行至此,我们已将构成集成电路所需的晶体管及部份的字符线(Word Lines),依光罩所提供的设计图案,依次的在晶圆上建立完成,接着进行金属化制程(Metallization),制作金属导线,以便将各个晶体管与组件加以连接,而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测,以检验加工结果是否在规格内(Inspection and Measurement);如此重复步骤制作第一层、第二层的电路部份,以在硅晶圆上制造晶体管等其它电子组件;最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要,FAB厂内通常可分为四大区: 1)黄光本区的作用在于利用照相显微缩小的技术,定义出每一层次所需要的电路图,因为采用感光剂易曝光,得在黄色灯光照明区域内工作,所以叫做「黄光区」。

半导体全制程介绍

《晶圆处理制程介绍》 基本晶圆处理步骤通常是晶圆先经过适当的清洗(Cleaning)之后,送到热炉管 (Furnace)内,在含氧的环境中,以加热氧化(Oxidation)的方式在晶圆的表面形 成一层厚约数百个的二氧化硅层,紧接着厚约1000到2000的氮化硅层 将以化学气相沈积Chemical Vapor Deposition;CVP)的方式沈积(Deposition)在刚刚长成的二氧化硅上,然后整个晶圆将进行微影(Lithography)的制程,先在 晶圆上上一层光阻(Photoresist),再将光罩上的图案移转到光阻上面。接着利用蚀刻(Etching)技术,将部份未被光阻保护的氮化硅层加以除去,留下的就是所需要的线路图部份。接着以磷为离子源(Ion Source),对整片晶圆进行磷原子的植入(Ion Implantation),然后再把光阻剂去除(Photoresist Scrip)。制程进行至此,我们已将构成集成电路所需的晶体管及部份的字符线(Word Lines),依光罩所提供的设计图案,依次的在晶圆上建立完成,接着进行金属化制程(Metallization),制作金属导线,以便将各个晶体管与组件加以连接,而在每一道步骤加工完后都必须进行一些电性、或是物理特性量测,以检验加工结果是否在规格内(Inspection and Measurement);如此重复步骤制作第一层、第二层...的电路部份,以在硅晶圆上制造晶体管等其它电子组件;最后所加工完成的产品会被送到电性测试区作电性量测。 根据上述制程之需要,FAB厂内通常可分为四大区: 1)黄光本区的作用在于利用照相显微缩小的技术,定义出每一层次所需要的电路图,因为采用感光剂易曝光,得在黄色灯光照明区域内工作,所以叫做「黄光区」。 2)蚀刻经过黄光定义出我们所需要的电路图,把不要的部份去除掉,此去除的步骤就> 称之为蚀刻,因为它好像雕刻,一刀一刀的削去不必要不必要的木屑,完成作品,期间又利用酸液来腐蚀的,所 以叫做「蚀刻区」。 3)扩散本区的制造过程都在高温中进行,又称为「高温区」,利用高温给予物质能量而产生运动,因为本区的机台大都为一根根的炉管,所以也有人称为「炉管区」,每一根炉管都有不同的作用。 4)真空本区机器操作时,机器中都需要抽成真空,所以称之为真空区,真空区的机器多用来作沈积暨离子植入,也就是在Wafer上覆盖一层薄薄的薄膜,所以又称之为「薄膜区」。在真空区中有一站称为 晶圆允收区,可接受芯片的测试,针对我们所制造的芯片,其过程是否有缺陷,电性的流通上是否 有问题,由工程师根据其经验与电子学上知识做一全程的检测,由某一电性量测值的变异判断某一 道相关制程是否发生任何异常。此检测不同于测试区(Wafer Probe)的检测,前者是细部的电子 特性测试与物理特性测试,后者所做的测试是针对产品的电性功能作检测。

半导体制造工艺期末考试重点复习资料

1、三种重要的微波器件:转移型电子晶体管、碰撞电离雪崩渡越时间二极管、MESFET。 2、晶锭获得均匀的掺杂分布:较高拉晶速率和较低旋转速率、不断向熔融液中加高纯 度多晶硅,维持熔融液初始掺杂浓度不变。 3、砷化镓单晶:p型半导体掺杂材料镉和锌,n型是硒、硅和锑 硅:p型掺杂材料是硼,n型是磷。 4、切割决定晶片参数:晶面结晶方向、晶片厚度(晶片直径决定)、晶面倾斜度(从 晶片一端到另一端厚度差异)、晶片弯曲度(晶片中心到晶片边缘的弯曲程度)。5、晶体缺陷:点缺陷(替位杂质、填隙杂质、空位、Frenkel,研究杂质扩散和氧化 工艺)、线缺陷或位错(刃型位错和螺位错,金属易在线缺陷处析出)、面缺陷(孪晶、晶粒间界和堆垛层错,晶格大面积不连续,出现在晶体生长时)、体缺陷(杂质和掺杂原子淀积形成,由于晶体固有杂质溶解度造成)。 6、最大面为主磨面,与<110>晶向垂直,其次为次磨面,指示晶向和导电类型。 7、半导体氧化方法:热氧化法、电化学阳极氧化法、等离子化学汽相淀积法。 8、晶体区别于非晶体结构:晶体结构是周期性结构,在许多分子间延展,非晶体结构 完全不是周期性结构。 9、平衡浓度与在氧化物表面附近的氧化剂分压值成正比。在1000℃和1个大气压下, 干氧的浓度C0是5.2x10^16分子数/cm^3,湿氧的C0是3x10^19分子数/cm^3。

10、当表面反应时限制生长速率的主要因素时,氧化层厚度随时间呈线性变化 X=B(t+)/A线性区(干氧氧化与湿氧氧化激活能为2eV,);氧化层变厚时,氧化剂必须通过氧化层扩散,在二氧化硅界面与硅发生反应,并受扩散过程影响,氧化层厚度与氧化时间的平方根成正比,生长速率为抛物线X^2=B(t+)抛物线区(干氧氧化激活能是1.24Ev,湿氧氧化是0.71eV)。 11、线性速率常数与晶体取向有关,因为速率常数与氧原子进入硅中的结合速率和 硅原子表面化学键有关;抛物线速率常数与晶体取向无关,因为它量度的是氧化剂穿过一层无序的非晶二氧化硅的过程。 12、较薄的氧化层MOSFET栅氧化层用干氧氧化,较厚的用湿氧氧化,如MOS集成 电路中的场氧化层和双极型器件,以获得适当隔离和保护,20nm为界限。 13、给定氧化条件下,在<111>晶面衬底上生成的氧化层厚度大于<100>晶面衬底, 因为<111>方向线性速率常数更大。值得注意的是温度和时间相同时,湿氧氧化厚度是干氧的5~10倍。 14、氧化掩膜厚度一般用实验测量方法获得,主要取决于特定温度和时间下,不能 使低掺杂硅衬底发生反型,典型厚度为0.5um~1.0um。 15、二氧化硅中各掺杂杂质扩散常数依赖氧的密度、性能和结构。 16、MOS器件受氧化层中的电荷和位于二氧化硅-硅界面处势阱影响。 17、势阱和电荷的基本类别:界面势阱电荷Qit(由于二氧化硅-硅界面特性产生, 取决于这个界面的化学组分,势阱位于二氧化硅-硅界面处,能态在硅禁带中,界

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