触发器涉及到的问题的一系列思考

触发器涉及到的问题的一系列思考：

建立时间：触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间

保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。

同步器有效的条件：

第一级触发器进入亚稳态后的恢复时间+ 第二级触发器的建立时间< = 时钟周期

找出了以前下的一篇文章，应该写的很详细了，当时看不太懂，也不太理解流水线，现在明白点了^_^图8跟楼主的图是一样的，不过多了Tco，原题应该默认为0吧。

用流水线技术提高同步电路的速度

同步电路的速度是指同步系统时钟的速度，同步时钟愈快，电路处理数据的时间间隔越短，电路在单位时间内处理的数据量就愈大。在讨论同步电路的运行速度之前，先看看电路的数据传输模型，如图8所示

Tco是触发器的输入数据被时钟打入到触发器到数据到达触发器输出端的延时时间；Tdelay 是组合逻辑的延时；Tsetup是Ｄ触发器的建立时间。假设数据已被时钟打入D触发器，那么数据到达第一个触发器的Ｑ输出端需要的延时时间是Tco，经过组合逻辑的延时时间为Tdelay，然后到达第二个触发器的Ｄ端，要希望时钟能在第二个触发器再次被稳定地打入触发器，则时钟的延迟必须大于Tco＋Tdelay＋Tsetup，也就是说最小的时钟周期Tmin =Tco ＋Tdelay＋Tsetup，即最快的时钟频率Fmax =1/Tmin。FPGA开发软件也是通过这种方法来计算系统最高运行速度Fmax。因为Tco和Tsetup是由具体的器件工艺决定的，故设计电路时只能改变组合逻辑的延时时间Tdelay，所以说缩短触发器间组合逻辑的延时时间是提高同步电路速度的关键所在。由于一般同步电路都大于一级锁存，而要使电路稳定工作，时钟周期必须满足最大延时要求。故只有缩短最长延时路径，才能提高电路的工作频率。可以将较大的组合逻辑分解为较小的N块，通过适当的方法平均分配组合逻辑，然后在中间插入触发器，并和原触发器使用相同的时钟，就可以避免在两个触发器之间出现过大的延时，消除速度瓶颈，这样可以提高电路的工作频率。这就是所谓"流水线"技术的基本设计思想，即原设计速度受限部分用一个时钟周期实现，采用流水线技术插入触发器后，可用N个时钟周期实现，因此系统的工作速度可以加快，吞吐量加大。注意，流水线设计会在原数据通路上加入延时，另外硬件面积也会稍有增加。

总结

对于Tsetup和Thold的心得

看了许多对于这两个概念的讨论，现在是真理越辩越明啊！

首先在头脑里想像着由两级触发器，他们之间有一个组合逻辑电路，从而信号经过这个组合逻辑有一个时延Tmax（也就是考虑期最坏的情况，产生的最大时延），或者，Tmin（也就是他可能来得很快哦）。而对于这两个触发器，他们本身对于时间也是有要求的。这个要求就是建立和保持时间。

首先声明，这两个时间指标都是对于触发器数据输入端而言。而且，只有讨论第二个触发器的建立保持时间才有意义，因为这两个指标都是对应上一级的输出而做出的规范。而第一个就只能在需要讨论他的上一级时才有意义。

然后，什么是建立时间，建立时间Tsetup就是触发器在时钟沿来到前，其数据输入端的数据必须保持不变的时间。而保持时间呢：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。那么要问的是，为什么一个触发器需要这两个时间指标而引得这么麻烦！因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定。在深入就是触发器的工艺问题了我想，所以不对此作深入讨论

那么有了这几个时间指标之后，我们应该让他们有个什么样的关系呢？

既然建立时间指的是数据输入端的数据在时钟到来之前必须保持不变的时间，也就是（考虑第二级触发器）第一级触发器的输出经过组合逻辑的那个Tmax到达第二级触发器的时间要先于时钟上升沿到来的时间。具体地说，第一个时钟沿在使得第一个触发器的数据输出到第二个触发器，然后再第二时钟沿又将这个数据打入第二个触发器，使之输出到下一级。。。

现在考虑更细一点，并不是第一个时钟一到就能使第一个触发器输入端的数据到达输出端，这中间还有延迟Tco，也就是一个时钟周期内，信号经过Tco，在经过Tmax，到达第二级触发器的时间还要先于第二个时钟上升沿，也就是说将一个时钟周期的时间减去Tmax+Tco，剩余的时间应该比较多以满足建立时间，即这个数据你要在允许你进入之前先在门口呆一段时间，里面还没有完全准备好呢。

所以他们之间的关系应该是T（时钟周期）>Tmax+Tco+Tsetup（这种情况时给定了右边这几个参数之后要你选择时钟频率）

如果考虑更细一点呢，即还要考虑时钟延迟Tpd，时钟偏移Tskew，甚至温度，电源带来的影响？那我就无能为力了！哈哈。

下面谈谈保持时间，说了这么多，可能又忘记前面的概念了，什么是保持时间：触发器在时钟沿来到后，其数据输入端的数据必须保持不变的时间。首先要声明的是，一般的设计当中，保持时间远没有建立时间来的重要。谈保持时间，就要考虑Tmin了，因为在谈建立时间的时候是讨论怎么样延迟小来满足建立时间。而这里就是如果来得太快，也会出问题。因为，保持时间的含义就是这个数据必须要经过这么长的时间处理，在这个时间段里，不允许输入端有变化的信号，你如果来得太快，那么有可能触发器的输出将可能出错（有可能触发器内部电容没有充放电完全）。这样，因为第一个触发器输出的数据最快也要Tmin到达，所以，保持时间要小于这个时间，也就是你要尽快处理。即Thold

下面谈谈在FPGA当中的最大时钟频率的估算问题

了解了前面的一些概念以后，我们知道我的系统的时钟周期要有一定的长度，这个长度要覆盖建立时间Tsetup，触发器的输出延迟Tco，组合逻辑延迟Tlogic，现在我么年考虑更细一点，即再包含一个布线延迟，我们必须估算出布线延迟才能更精确的知道所能达到的上限频率，但是xilinx公司没有给出布线延迟的模型，不过业内通过统计分析表明，逻辑延迟与布线延迟的比值约为1：1到1：2由于我们所选用的芯片大量已经进入0.18um和0.13um 深亚微米的工艺，因此我们取逻辑延迟与布线延迟比值为1：2，这样我们可以这样计算最大周期时间，Tmax = Tsetup+ Tco+Tlogic+Troute = Tsetup+ Tco+Tlogic+2Tlogic

= Tsetup+ Tco+3Tlogic

这样，我们的上限频率为Fmax = 1 / Tmax

注意：由于针对某一个器件（可能一种特定工艺下的库单元，他的触发器的时序参数时固定的）他的Tsetup和Tco是固定的，因此我们在设计中要考虑的参数只有两个Tlogic和Troute，通过良好的设计和诸如流水线技术我们可以把这两个指标控制在一个合理的范围之内。

现在来讨论设计建立时间和保持时间的一些工程问题："流水线"技术；为什么要用两级触发器来同步异步输入信号

见最前面的讨论，这里还不是非常清楚，留待以后再分析。

接着讨论，一般工程中，都有速度要求，也就是要处理速度越快越好，这就要求时钟频率更快，但是频率快也将带来一系列的问题，首先是如果频率加大，那么周期减少（呵呵，废话），那么，根据前面对建立时间的讨论，允许我们的组合逻辑的延迟就越来越小。这给设计也带来了复杂性。由于组合逻辑的延迟是一个关键数据（一般他的级别比触发器内部延迟如Tco要大很多），所以他就是提升速度的一个瓶颈，怎么解决呢？在同步设计中，我们是通过在延迟比较大的组合逻辑中插入触发器，他他们分成几个独立的更小一点的组合逻辑块，这样，系统地频率就能加快。但是注意，这样就在原来的数据通路上加入延时。而且，原来设计受限制的部分只要一个周期完成，现在由于加入了触发器，所以，加多少个触发器就需要多几个时钟周期把数据从一段送到另一端。也许我们会疑惑为什么？这样好像更慢了，我觉得应该从大局着想，这样的话系统地频率上去了，那么原来的一个周期和改变后的一周期不是一个概念了（周期变短了）。

再就是整个系统因此而提升了速度，这样才是不为一粒老鼠屎，坏了一锅粥阿，实在是何乐而不为。

这也就是所谓的“流水线技术”

附：到底什么情况下我们使用流水线技术？

如果某个设计的处理流程分为若干步骤，而且整个数据处理时“单向的”，即没有反馈和迭代，前一个的输出是下一个的输入就行

下面讨论亚稳态问题了，呵呵，当然也和触发器相关。

首先要清楚，什么是亚稳态？

亚稳态是指触发器无法在一个规定的时间内达到一个可确认的状态。

我们可以来打个比方：

假想两个触发器为两个相邻的交通灯，这两个交通灯必须要步调一致，也就是说如果第一个交通灯绿灯亮了之后车开始行驶，然后到达第二个交通灯处，那么，如果这个时候第二个交通灯还没有从红灯转到绿灯，也就是说这里的车还在等，那么从第一个交通灯驶来的车将会

与其发生碰撞。

这里，我们就可以将交通灯当作时钟，而汽车当作要传递的信号。

也就是说这两个交通灯必须同时（或者相差很近）的改变，从而使得从第一个交通灯的驶来的车到达第二个交通灯的时候，这里的车已经离开。两个交通灯发生改变也就是时钟触发时刻，如果一致就是时钟没有发生偏移，否则时钟偏移。

这个偏移发生的原因是时钟布线相关的延时。

如果时钟偏移过大就可能会发生交通事故，也就是会产生亚稳态。

其次，什么时候会出现亚稳态呢？

如果锁存器的一个输入脉冲太窄，或两个输入同时有效，或两个输入相互间隔足够小，那么硬件锁存器可能进入亚稳态。

如果异步信号（所谓异步信号就是：如果信号不能由时钟控制，或者如果他是由不同域（时钟域）中的时钟同步，那么它就是异步信号）恰巧在触发器的初始化期间来到，那么他们可能造成触发器进入亚稳态。

如果数据输入在时钟跳变之前或之后的有限时间间隔中发生变化，那么触发器可能进入亚稳态。（摘自Verilog 高级数字设计）

注：这里涉及到同步异步信号的问题

当一个信号跨越某个时钟域（如，低俗向高速域传输数据）时，对新时钟的电路来说，他就是一个异步信号，接受该信号的电路需要对他进行同步处理，同步可以防止第一级存储单元（触发器）的亚稳态在新的时钟域里传播蔓延。（这就是同步的目的）

那么怎样避免亚稳态，也就是怎样同步呢？

简单的同步器有两个触发器串联组成，中间没有其他任何电路（而且要尽量贴得近，以确保两者间有最小的时滞（clock skew）），这种设计可以保证后一个触发器获得前一个触发器的输出时，前一个触发器已退出了亚稳态，并且输出已经稳定。

同步器典型有三种：电平同步器，边沿检测和脉冲。

摘自：https://www.360docs.net/doc/1416762476.html,/special_column/techarticle/jszl4911.html

除了同步器外，还有一些方法：

用反应更快的触发器

降低采样频率，给ＤＦＦ更多的时间避开亚稳态时间

使用边沿变化快速的信号（并不是频率快，而是时钟沿陡峭）

原则就是：器件使用比较好的工艺，时钟周期余量大一些。

具体代码解决办法之一：

always@(posedge clka)

siga<=din;

always@(posedge clkb)

begin

sigb<=siga;

sigb_d<=sigb; //对sigb再取样一次

end

wire comba=sigb_d & 1;

wire conbb =sign_d & 1;

这样，comba与combb的值就会完全一样。避免之后逻辑上的错误。

可以这样只考虑：一个异步信号，经过多个组合路径，进入不同的触发器。

就需要时钟周期 > 最长的组合路径延迟 + 典型的亚稳态恢复时间 + 触发器的setup time。

根据以上几个数据确定你如何处理亚稳态信号

深入的探讨暂避。

1、setup time的意义：为什么Data需要在Clock到达之前到达？

其实在实际的问题中，setup time并不一定是大于零的，因为Clock到达时刻并不等同于latch的传输门A关闭的时刻（更何况这种关闭并不是绝对的和瞬间完成的），这之间有一个未知的延迟时间。

为使问题简化，假设Clock的到达时刻为传输门A关闭、传输门B打开的时刻。如果Data没有在这之前足够早的时刻到达，那么很有可能内部的feedback线路上的电压还没有达到足够使得inv1翻转的地步（因为inv0有延时，Data有slope，传输门B打开后原来的Q值将通过inv2迫使feedback保持原来的值）。如果这种竞争的情况发生，Q的旧值将有可能获胜，使Q不能够寄存住正确的Data值；当然如果feedback上的电压已经达到了足够大的程度也有可能在竞争中取胜，使得Q能够正确输出。

如果inv0、inv1和inv2的延时较大（Data的变化影响feedback和Q的时间越长），那么为了保证正确性就需要更大的setup time。所以在实际测量setup time的时候，需要选取工艺中最慢的corner进行仿真测量。

2、、hold time的意义：为什么Data在Clock到达之后仍然要保持一段时间？

和setup time的情况不一样，因为Clock到达时刻并不等同于latch的传输门A完全关闭的时刻。所以如果Data没有在Clock到达之后保持足够长的时间，那么很有可能在传输门A完全关闭之前Data就已经变化了，并且引起了feedback的变化。如果这种变化足够大、时间足够长的话，很有可能将feedback 从原本正确的低电压拉到较高电压的电压。甚至如果这种错误足够剧烈，导致了inv1和inv2组成的keeper 发生了翻转，从而彻底改变了Q的正确值，就会导致输出不正确。当然，如果这种错误电压不是足够大到能够改变keeper的值，就不会影响到Q的正确输出。

如果inv0、inv1和inv2的延时较小（Data的变化影响feedback和Q的时间越短），那么为了保证正确性，就需要更大的hold time。所以在实际测量hold time的时候，需要选取工艺中最快的corner进行仿真测量。

有同步信号引发到跨域传送有牵扯到了握手和FIFO

握手协议和FIFO作用处理诸如地址总线，数据总线，控制总线跨域传输的问题。

什么情况下用握手协议？

当几个电路不能预知相互的响应时间时，握手方法能让数字电路间实现有效的通信

什么情况下用FIFO？

许多情况下，数据在跨时钟域时要堆积起来，因此使用单个保持寄存器（见握手协议中）无法完成工作。

例如，一种情况是某个传输电路猝发式传送数据，接收电路来不及采样。

另一种情况是接收电路采样速度超出发送电路发送数据的速度，但采样的数据宽度不够。

或者是跨时钟域的数据传输