时分复用-解复用实验
固定及变速率时分复用、解复用实验
第一部分固定速率时分复用/解复用实验?
一、实验目得
1.掌握固定速率时分复用/解复用得同步复接/分接原理。
2.掌握帧同步码得识别原理。
3.掌握集中插入帧同步码时分复用信号得帧结构特点。
二、实验内容
1.搭建一个理想信道固定速率时分复用数字通信系统,使系统正常工作。
2.搭建一个理想信道固定速率时分解复用数字通信系统,使系统正常工作。
3.用示波器观察集群信号(FY_OUT)、位同步信号(BS)及帧同步信号(FS),熟悉它们得对应关
系。
4.观察信号源发光管与终端发光管得显示对应关系,直接观察时分复用与解复用得实验效果。
三、实验仪器
示波器，RC-GT-IＩ型光纤通信实验系统。
四、基本原理
１．同步复接/分接原理
固定速率时分复用/解复用通常也称为同步复接／分接。在实际应用中,通常总就是把数字复接器与数字分接器装在一起做成一个设备，称为复接分接器(缩写为Mｕldex)。
图１、1 数字复接器得基本组成图１、2 数字分接器得基本组成图数字复接器得基本组成如图1、1所示。数字复接器得作用就是把两个或两个以上得支路数字信号按时分复接方式合并成为单一得合路数字信号。数字复接器由定时、调整与复接单元所组成。定时单元得作用就是为设备提供统一得基准时间信号,备有内部时钟,也可以由外部时钟推动。调整单元得作用就是对各输入支路数字信号进行必要得频率或相位调整,形成与本机定时信号完全同步得数
字信号。复接单元得作用就是对已同步得支路信号进行时间复接以形成合路数字信号。
数字分接器得基本组成如图1、2所示。数字分接器得作用就是把一个合路数字信号分解为原来支路得数字信号。数字分接器由同步、定时、分接与恢复单元所组成。定时单元得作用就是为分接与恢复单元提供基准时间信号,它只能由接收得时钟来推动。同步单元得作用就是为定时单元提供控制信号,使分接器得基准时间与复接器得基准时间信号保持正确得相位关系,即保持同步。分接单元与复接单元相对应,分接单元得作用就是把输入得合路数字信号（高次群)实施时间分离。分接器得恢复单元与复接器得调整单元相对应，恢复单元得作用就是把分离后得信号恢复成为原来得支路数字信号。
将低次群复接成高次群得方法有三种；逐比特复接;按码字复接：按帧复接。在本实验中,由于速率固定,信息流量不大,所以我们所应用得方式为按码字复接，下面我们把这种复接方式作简单介绍。
按码字复接:对本实验来说,速率固定，信息结构固定,每8位码代表一“码字”。这种复接方式就是按顺序每次复接1个信号得8位码,输入信息得码字轮流被复接。复接过程就是这样得:首先取第一路信息得第一组“码字”,接着取第二路信息得第一组“码字”，再取第三信息得第一组“码字”,轮流将3个支路得第一组“码字”取值一次后再进行第二组“码字”取值,方法仍然就是:首先取第一路信息得第二组码，接着取第二路信息得第二组码，再取第三路信息得第二组码,轮流将3个支路得第二组码取值一次后再进行第三组码取值，依此类推,一直循环下去,这样得到复接后得二次群序列(d)。这种方式由于就是按码字复接,循环周期较长,所需缓冲存储器得容量较大,目前应用得很少。
图１、3 按码字复接示意图
(ａ）第一路信息;(b)第二路信息;(ｃ)第三路信息;(d）复接后２．本实验所用得同步复接模块得结构原理
本实验所用到得固定速率时分复用端得原理方框图如图1、4所示。这些模块产生三路信号时分复用后得FY_OUT信号,信号码速率约为１28KＢ，帧结构如图1、５所示。帧长为24位,其中首位无定义，第２位到第8位就是帧同步码(７位巴克码111０010),另外16位为２路数据信号,每路8位。此FY＿OUT信号为集中插入帧同步码时分复用信号。同时通过发光二极管来指示码型状态：发光二极管亮状态表示1码,熄状态表示0码。本实验中用到得电路,除并行码产生器与８选一电路就是由分立器件组成得外，其她电路全都在两片大规模集成电路XＣ95XL144TQ100-5(以下简称CPLD）
内部。
下面对时钟信号源、分频器、八选一、调整器及复接器等单元作进一步说明。
(1)时钟信号源
时钟就是由晶振Ｘ1(20、48MHz)提供，它也就是整个系统得时钟信号源。２0、4８MH ｚ时钟经CP ＬＤ分频得到本实验所需得时钟信号CL Ｋ1,F ＣL Ｋ１=4、0９6ＫHz 。
图１、4 复用器原理方框图 010×0111××××××××××××××××数据2
数据1帧同步码无定义位图1、5 帧结构
(２）分频器
分频器一首先进行１6分频，输出信号频率为25６kHz 。然后采用另一分频器二完成÷2、÷４、÷8、÷1６运算,输出B Ｓ、S １、S ２、Ｓ3等４个信号。BS 为位同步信号,频率为1２8k Ｈz 。S1、S2、S3为３个选通信号,作为八选一得选通信号,频率分别为BS 信号频率得1/2、1/４与1／8。
分频器三就是一个二一十进制加计数器,对BS 信号进行24分频,分别输出选通信号Ｓ4、S5，这两个信号得频率相等、等于BS 信号频率得1／24。其中Ｓ５作为帧同步时钟F Ｓ。
分频器输出得S １、S2、S ３、S4、Ｓ5等５个信号得波形如图1、6(a)与１、6(b)所示。
S 3
S2
S1
(a)
S5
S4
S3
(b)
图１、6 分频器输出信号波形
(３）八选一
采用8路数据选择器74LS15１，它内含了8路传输数据开关、地址译码器与三态驱动器,其真值表如表１-1-1所示。Ｕ１0０、U101与U10２得地址信号输入端A 、B 、C 并连在一起并分别接Ｓ1、S2、S3信号，它们得8个数据信号输入端x0 ～ ｘ7分别与K １00、K1０１、Ｋ1０2输出得8个并行信号连接。由表1、1可以分析出U100、U １01、Ｕ102输出信号都就是码速率为128KB 、以8位为周期得串行信号。
(4）调整器
调整器得作用就是将输入得3路串行信号进行速率及时隙调整,以达到复接得时序要求。
（5)复接器
如图1、３中所示,三路串行信号a,b,c 经复接口后得复接输出信号FY_O ＵT 见波形d 。
复接器主要有两种复接电路:一种为同步复接电路，一种为异步复接电路,在固定速率时分复用时，由于被复接得三个支路就是同步得信号,所以本实验采用得就是同步复接电路，而异步复接电路将在变速率时分复用实验中进行细述。
D1
D2
D3
F1
F2
F3
FY_OUT
图1、７复接波形示意图
在本实验中,送入复接器得三路信号为同频同相得信号,且帧长一样,我们所使用得复接方式为按码字复接,即一次复接8位码,示意图如图1、7所示。其中:Ｆ1、F2、F３分别为复接时钟,D１、D2、D3为调整后得三路数据,FＹ_OＵT为复接后得信号。FS信号可用作示波器得外同步信号,以便观察FY_ＯUT得帧结构。
FＳ信号、FY＿ＯUT信号之间得相位关系如图１、8所示,图中ＦY_OUT得无定义位为0,帧同步码为１1１0０１０,数据1为1１１１0000，数据2为000011１1。FS信号得低电平、高电平分别为8位与16位数字信号时间，其上升沿比ＮRZ-OUT码第一位起始时间超前一个码元。
图1、8 FS、FY-OUT波形
3、本实验所用得同步分接模块得结构原理
分接端原理方框图如图1、9所示。它输入单极性非归零信号(帧结构如图１、10所示),由位同步信号提取电路与帧同步信号产生器产生位同步时钟信号(BS)与帧同步信号（ＦＳ)，通过BS、ＦS 这把两路数据信号从时分复用信号中分离出来,两个8位得并行数据信号,两个并行信号驱动16个发光二极管,左边8个发光二极管显示第一路数据，右边8个发光二极管显示第二路数据，二极管亮状态表示“1”，熄灭状态表示“０”。两个串行数据信号码速率为数字源输出信号码速率得1／３。
FS
图1、9 分接端原理方框图
图1、10 FY_ＯUT信号帧结构
本实验用到得电路中,除了显示电路就是由分立器件组成得外,其她电路全都在两片大规模集成电路XＣ95XＬ14４ＴＱ100-5（以下简称CPＬD）内部。
各组成模块功能说明:
1)位同步提取器(全数字锁相环）:
位同步提取器得作用就是:从输入得FＹ_ＩN信号中提取位同步信息,通过数字锁相环产生本地
接收码元
图1、11 位同步器方框图
得位同步时钟信号BS,该位同步信号(BS）为整个解复用电路得主要时钟信号。
数字锁相得原理方框图如图1、11所示,它由稳定度振荡器、分频器、相位比较器与控制器组成。其中，控制器包括图中得扣除门、附加门与“或门”。高稳定度振荡器产生得信号经整形电路变成周期性脉冲，然后经控制器再送入分频器,输出位同步脉冲序列。若接收码元得速率为Ｆ(波特),则要求位同步脉冲得重复速率也为Ｆ(赫)。这里晶振得振荡频率设计在nＦ(赫)，由晶振输出经整形得到重复频率为nF(赫)得窄脉冲（图1、11中得b(b’))。如果接收端晶振输出经ｎ次分频后，不能准确地与收到得码元信号同频同相,这时就要根据相位比器输出得误差信号，通过控制器对分频器进行调整。从经微分、调整后得码元信息中就可以获得接收码元所有过零点得信息,其工作波形如图1、1２所示。得到接收码元得相位后,再将它加于相位比较器去比较。
首先,先不管图中得迟延3,设接收信号为不归零脉冲(波形a),我们将每个码元得宽度分两个区,前半码元称为“滞后区”,即若位同步脉冲波形b落入此区,表示位同步脉冲得相位滞后于接收码元得相位；同样,后半码元称为“超前区”。接收码元经微分调整,并经迟延4电路后,输出如波形e 所示得脉冲。当位同步脉冲波形b(它就是由n次分频器d端得输出,取其上升沿而形成得脉冲)位于超前区时，波形ｅ与分频器ｄ端得输出波形d使与门Ａ有输出，该输出再经过迟延１就产生一超前脉冲(波形f)。若位同步脉冲波形ｂ’(图中得虚线表示)落于滞后区,分频器c端得输出波形(ｃ端波形与d端波形为反相关系)如波形c’所示，则与门B有输出，再经过迟延２产生一滞后脉冲(波形g)。这样，无论位同步脉冲超前或滞后，都会分别送出超前或滞后脉冲对加于分频器得脉冲进行扣除或附加,因而达到相位调整得目得。
图1、1２波形图
现在讨论图中得迟延3得作用。同波形图瞧到,位同步脉冲帅分频器d端输出波形(波形d)得正沿而形成得，所以相位调整得最后结果应该合波形d得正沿对齐窄脉冲e（即ｄ得正沿位于窄脉冲之内)。若d端产输出波形最后调整到如波形图d＇所示得位置,则A、B两个与门都有输出；先就
是通过与门B输出一个滞后脉冲,后就是通过与门Ａ输出一超前脉冲。这样调整得结果使位同步信号得相位稳定在这一位置,这就是我们所需要得。然而，如果ｄ端得输出波形调整到波形图d’’得位置,这时,Ａ、Ｂ两个与门出都有输出,只就是这时就是先通过Ａ门输出一超前脉冲,而后通过B门输出一滞后脉冲。如果不采取措施，位同步信号得相位也可以稳定在这一位置,则输出得位同步脉冲(波形ｂ)就会与接收码元得相位相差180°。克服这种不正确锁定得办法，就是利用在这种情况下A门先有输出得这一特点。
当A门先有输出时,这个输出一方面产与超前脉冲对锁相环进行调整;另一方面,这个输出经迟延3产生一脉冲将与门B封闭，不会再产生滞后脉冲。这样通过A六不断输出超前脉冲，就可以高速分频器得输出得相位,直到波形ｄ得正沿对齐窄脉冲(波形e)为止。
2)帧同步电路
图1、13 帧同步电路组成框图
帧同步电路如图1、13可知，整个帧同步电路主要由分频器、帧同步码识别器、脉冲生成器与同步保护器四大部分组成。各组成电路得作用分别如下:
分频器:主要就是将位同步信号进行2４分频得到与信源得帧同步信号同频得准帧同步信号,然后送入脉冲生成器进行相位调整。
帧同步码识别器:从串行信号(FY_ＩN)识别出同步码(在我们系统中得同步码为:X1110０10),当识别器识别到一组帧同步码时,它就输出一个脉冲，送入同步保护器;若输入得信号中没有同步码，则其始终输出低电平。
同步保护器:当没有帧识别脉冲输入时，始终输出一低电平,使脉冲生成器停止工作,这样就没有FS信号输出;当有连续得识别脉冲输入时，保护器输出满足时序要求得控制脉冲给脉冲生成器。
脉冲生成器：当分频器与同步保护器都输出满足要求得时钟信号时,脉冲生成器才输出正确得帧同步脉冲;当分频器与同步保护器输出得信号不满足时序要求时,则将输出错误得ＦＳ信号。
3)延迟器1、2、3,整形器:
通过整形器,则可以将送来得FＳ信号进行脉冲调整,使其脉冲宽度刚好为8个码元宽度。延迟器主要就是由移位寄存器组成,主要就是对整形器送来得帧同步信号进行相位调整,以满足时序得需要。波形如图1、14所示。
4)串/并变换：
在ＦＤ及FD_7得作用下,串并转换器对输入得数据信号进行选通转换:当ＦＤ为“1”时,转换器1工作，将第一路数据复原为并行数据并输出到发光二极管进行显示；当ＦD_7为“1”时，转换器2工作,将第二路数据复原为并行数据并输出到发光二极管进行显示。
图１、14 变换后得信号波形
五、实验步骤
(以下实验步骤以13１０nm光端机部分讲解,即实验箱左边得模块。155０nm光端机部分与其相同) 1、固定速率时分复用实验
1)关闭系统电源,将固定速率数字信号源模块中得D1、D2、Ｄ3分别接到固定速率时分复用复接
端D_ＩN1、D＿ＩN2、D＿IN3。
2)打开系统电源,用示波器双通道分别测量并记录FS、BS、FY－OUT、D１、D2、Ｄ３信号波形,
比较波形得对应关系,分析波形与理论就是否一致。
2、固定速率时分解复用实验
1)关闭系统电源,将固定速率时分复用复接端接口FY_OUT接到固定速率时分复用分接端接口FY
＿IN。
2)将D3端口所对应得八位拨码开关拨成帧同步码(７位巴克码1１10０1０)。
3)打开系统电源,观察实验结果,分析能否正常解复用。
3、实验所需端口说明
D1、D2、D3：固定速率数字信号源输出端口
D＿ＩN1、D_ＩＮ2、D_IN３:复用模块数字信号输入端口
FY－OUＴ:复用模块信号输出端口
FY－ＩN：解复用模块信号输入端口
BS:位同步信号输出端口
FＳ：帧同步信号输出端口
六、注意事项
1.该实验设备系采用元件表面贴装方式制造,务必注意不能让金属导电物体掉落在电路板上(特
别注意示波器地线夹) ,否则极易烧毁设备。
2.进行接线操作前必须先关闭电源(在箱体外部右侧),接线操作完成后检查无误再打开电源,不可
带电插拔各类导线。
3.夹示波器得地线夹时要注意瞧清GND地线标识,有得测试接线端子外形与地线端子相同，要
谨防夹错,造成不必要得电路损坏。
七、实验结果
（1）原数据:
D1:１11１0０00
D2:00０0111１
Ｄ3:０1110010
码宽：３2us
码速：３1、25Kbps
示波器显示:
第二部分变速率时分复用/解复用实验
一、实验目得
1.掌握变速率时分复用得码速率调整原理。
2.掌握变速率时分复用得复接/分接原理
3.掌握逐比特复接得复接/分接原理。
二、实验内容
1.认真学习实验指导,学习时分复用得异步复接／分接原理。
2.搭建变速率时分复用/ 解复用实验连接电路。
3.用示波器观察输入信号、调整速率后得信号、复接时钟信号，复接后得信号及分接后得信号,
了解它们得对应关系。
三、实验仪器
示波器，RC-GT-Ⅱ型光纤通信实验系统。
四、基本原理
1．变速率复接电路原理
变速率复接电路组成框图如图2、1所示。
图２、1复接电路组成框图
各组成模块得功能说明如下:
线路编码器(前4个):把被复接得４个不同速率数据编码成具有相同标称速率得信号。
正码速调整：进行码速调整,即把4个标称速率相同实际有容差得得信号都调整到同一速率上，使它们同步。
位同步复接器:将４个支路已经同步得信码流复接成一个高速率得二次群信号。
线路编码器(最右边一个)：对复接后得信号进行编码，以便在接收端提取时钟。
在实验一中我们已经知道数字复接由数字复接器（Diｇitalmultiplexｅr)与数字分接器两部分组成,且数字复接器就是将同步得多路信号复接成一路信号,在本实验中,我们将讨论如何将异步得多路数字信号复接成一路信号,即异步复接。
那么什么就是异步复接呢?当输入支路数字信号不同步而与本机定时信号就是异步得,即它们得对应生效瞬间不一定以同一速率出现,那么调整单元就要对各个支路数字信号实施频率与相位调整，使之成为同步信号,这种复接称为异步复接，这种复接器称为异步复接器。还有两种情况,即:如果输入支路数字信号得生效瞬间相对于本机对应得定时信号就是以同一标称速率出现,而速率得任何变化都限制在规定得容差范围内,这种复接称为准同步复接,这种复接器称为准同步复接器;如果被复接得各支路数字信号得时钟源就是各自独立得,尽管它们得标称码率都相同,并允许在规定得容差范围内变化,这种准同步复接一般又称为异源复接。具有相同标称速率但不就是由同一时钟源产生得两个信号通常就就是准同步得。
2．正码速调整原理:
在实验一中得三路信号(D1、D2、D3)复接时,由于各路就是使用同一个时钟源，且频率、相位相同，就是同步复接,因此实现起来较为简单。
然而，在系统中,若要对四路不同计算机得串口数据进行复接,由于它们各自通信时得波特率不同,所以对它们进行复接,应分三个步骤来进行:第一步将各输入信号进行编码,使它们速率得标称值相同;第二步将各支路得编码后得信码变换成与一个标准信号同频同相得信码,即先对各支路进行码速调整,使之达到码速同步;第三步进行同步复接,即将已同步得数码进行复接。后两个步骤组合起来就称为准同步复接,实现准同步复接,其重要概念就是;先进行码速调整,再进行同步复接。码速调整为同步复接提供条件。
码速调整有三种方式:正码速调整;正／负码速调整;正/零／负码速调整。
ＩTU—T推荐使用正码速调整与正／零/负码速调整方式。我国大部分复用设备采用正码速调整方式，也有采用正／零／负码速调整方式得。目前应用得多就是“脉冲插入同步”方式,这种方式就是利用插入脉冲得方法来实现调整得。
所谓正码速调整就就是将被复接得低次群得码速都提高,使其同步到某一规定得较高得码速上。例如在PCM基群得数码率标称值都就是２04８kb／s,但由于各个独立得时钟源总就是存在偏差,因此,可根据复接帧得要求，确定脉冲得插入数目，使每个基群得数码率均由20４８ｋb/s填充到所要求得数码率,二次群复接时为２112kb／s。这样,码速都提高了，又达到了相互同步得目得。由于就是用提高码速来使其同步，故称为正码速调整。
在系统中，首先对输入得四路信号按一定速率进行编码,以便使四路信号速率得标称值相同,编码方式可以采用多种方式（如CＭI、DMI,5B6B,4B１H等等),然后再对编码后得信号进行脉冲插入同步得正码速调整,下面,我们对正码速调整中插入脉冲部分得原理作简单介绍。
采用脉冲插入同步得正码速调整得原理如图２、２所示。该图只绘出一个支路得码速调整插入部分情况,去插入部分与复接部分没有绘出。
图2、2脉冲插入同步方式插入部分得原理示意图
方框图；(b）支路输入数码流fｉ，(c)码速调整后得数码流fm；
基群输入得数字信号先写入到一个缓冲存储器，写入速率就是编码速率,读出时钟频率则就是码速调整后得速率fm,而fｍ>fi,所以存储器就是读得快写得慢，即存储器处于“快读慢写”状态。快读慢写会出现什么结果呢?从图中可以瞧出,第1个脉冲经过一段时间后读出,第2个脉冲得读出，其经过得时间长度比前者要短一些,因读出速度比写入速度快,以后得写入与读出时间差，即相位差愈来愈小,在第6个脉冲时两者相位差已很小,即将出现取空状态,当相位差小到一定程度时,由相位比较器(在缓冲存储器中)发出插入请求，要求插入脉冲控制电路发出一个插入指令,停止一次读出，同时在此瞬间插入一个脉冲，如图中虚线位置所示。
插入脉冲就是不携带信息得,所以在接收端应把它去掉,为此，发送端在插入脉冲得同时,必须发出一个标志信号通知接收端,据此判别出哪些就是插入脉冲,然后把它去掉以恢复原始信号。
正码速调整过程得要点如下:
a)输入得数码流以ｆi得速率写入缓冲存储器;缓冲存储器以ｆm得速率读出,即进行快读慢写。
b)当读时钟与写时钟得相差小到某一规定值时,由鉴相器检出其状态，要求插入脉冲控制电路发
出一个指令,此指令控制三个动作；停止一次读出;插入一个脉冲，给插入脉冲作出标志。
c)４个基群支路得速率都正调整到fｍ后,再复接成二次群。即fi→fm X4→4fm。
以上就就是系统所采用得码速率调整部分、逐比特同步复接得原理介绍，通过这两部分得协同工作,就可以将输入得四路异步信号复接成一路串行信号进行传输。
3.变速率分接电路原理
分接端得原理框图如图2、3所示。
图２、3 分接电路原理框图
各组成模块得功能说明如下:
定时提取:从输入信号中提取定时信息，为其她模块提供时钟。
线路译码(最左边一个):在时钟作用下，对输入信号进行译码,同步,最后供给分接器与去插入控制器。
分接器：把二次群数码流分接成4组,分路送入缓冲存储器。
缓冲存储器：在进行读、写时有一定得存储缓冲作用,分接侧得缓冲存储器与复接侧得缓冲存储器大体相同,所有不同就是分接侧得缓冲存储器不包括相位比较器,比相工作由锁相环完成。
分接定时器:为缓冲存储器提供一个已扣除插入脉冲得写脉冲。
去插入控制器:提供一种控制,通过它得控制把接收得数码流中得插入脉冲去掉。首先由它检出插入标志信号脉冲,经过择多判决,如果判断出接收数据流中有插入脉冲，就进行消插,将插入脉冲去掉。
锁相环:为缓冲存储器提供读出时钟。
去插入原理示意图如图2、４所示。在接收端,当收到发送端得标志信号后，它连同信号一起通过一个标志信号检出电路而被检出，因而产生一个“消插指令”,把写入脉冲禁掉一个,也就就是不使插入脉冲写入存储器。如图(c）所示,即原虚线所示得位置空着了。这时，数码与原来得数码次序一样(因已扣除了插入脉冲),但时间间隔就是不均匀得，中间有间隙。因此,在接收端,要恢复原数码,必须从图（c)波形中,提取时钟fi,即就是将已去掉插入脉冲得数码流均匀化。这一任务用一个锁相环来完成。
锁相环框图如图2、5所示。由鉴相器、压控振荡器与低通滤波器组成。压控振荡器得输出就是读出时钟fi,相位为θ0。鉴相器有两个输入信号:一个就是写入时钟ｆm,它就是已扣除插入脉冲得序列,其相位为θi;另一个就是压控振荡器得输出fi。鉴相器将两信号进行相位比较,
图2、4 同步脉冲去插入原理示意图
(ａ）方框图;(ｂ)码速调整后得数码流ｆｍ;
(c)扣除插入脉冲后得接收信号;(d）恢复后得原数码流fi
鉴相器得输出电压ｕd与它们得相差θe成比例,经过低通滤波器滤出得直流成分ｕc,即为其平均值。ｕc作为VＣO得控制电压,通过环路得作用,使ｆｉ与fm同步,即振荡器振荡在平均频率ｆi上,使读出脉冲得间隔均匀了。
图2、５收端读出脉冲均匀化
(a)ｆｍ(已扣除塞入脉冲);(b）fm(写入）;（c) fｉ（读出);（d) ｕd=ｋｄθe
为了使塞入脉冲得塞入与去塞入更可靠一些，往往采用定位塞入法。而塞入脉冲得标志信号往往就是与帧同步信号一起传送,这时数据信道与信息信道合成为一个信道。
综上所述,接收端工作过程要点如下:
1)定时再生电路再生ｆm,作为写入时钟。
2)由插入脉冲检测电路检测出插入脉冲后,发出扣除插入脉冲指令,把写入脉冲禁掉一个,即不
使插入脉冲写入存储器。
3)将已扣除塞入脉冲得fm送到锁相鉴相器，通过锁相环得作用,获得读出时钟ｆｉ,即恢复为
原来支路得频率fｉ。
4)由于锁相环得存在,不可避免要产生抖动。
五、实验步骤
(以下实验步骤以131０nｍ光端机部分讲解,即实验箱左边得模块。1550nｍ光端机部分与其相同) 1.变速率时分复用实验
1)关闭系统电源,任取4路数字信号分别接到AIN1、AIN２、ＡIN3、AIＮ4进行四路数据得复
接。
2)打开系统电源,通过示波器双通道观察原始信号与复接信号得关系。
3)把四路原始数据都设为全零，仔细观察复接后得码流结构,并结合复接电路组成框图,说明其
原因。
4)测量原始数据流、复接后得码流各自得码元宽度(nＳ)，换算出它们各自得码速(Kb/S)。（注
意分析，不要误将几个连“1”或连“0”码总宽度当成单个码元得宽度)。
注：如果出现实验结果不正确，请关电给ＣＰLD复位。
２.变速率时分解复用实验
1)关闭系统电源,将复接信号连接到解复接输入端口进行解复接实验。
2)用示波器分别观察各路信号编码前与译码后得波形就是否一致,即能否正确接复接。
3、实验所需端口说明
Ｄ1、Ｄ2、D３：固定速率数字信号源输出端口
ＡIN1、AIN2、AIN3、AIN4:(变速率复接解复接模块）数字信号输入端口
FJ_Ａ_DOUT: 复接信号输出端口
ＦJ_A_DIN: (解复接模块)信号输入端口
ＡOUT1、AＯUT2、AOUT3、AOUT4:(变速率复接解复接模块）解复接信号输出端口
六、注意事项
1.该实验设备系采用元件表面贴装方式制造,务必注意不能让金属导电物体掉落在电路板上
(特别注意示波器地线夹) ,否则极易烧毁设备。
2.进行接线操作前必须先关闭电源(在箱体外部右侧),接线操作完成后检查无误再打开电源,
不可带电插拔各类导线。
3.夹示波器得地线夹时要注意瞧清GND地线标识,有得测试接线端子外形与地线端子相同,要
谨防夹错，造成不必要得电路损坏。
4.如果出现实验结果不正确,请关电给CPLD复位。
七、实验结果
用示波器测量原始数据流、复接后得码流各自得码元宽度(nS)，换算出它们各自码速(Kｂ/S）。
答:原始数据流得理论码速为32kbpｓ，因此测得得码元宽度就为30μs左右；复接后得码流得理论码速为8448ｋbｐｓ，所以测得得码元宽度应为1２0nＳ左右。但在实际测量过程中,测得原始数据流码宽3２us,复接后码元宽度为116nｓ,故原始数据流码速为３1、２5kpｓ，复接后得码速为86２1kpｓ。