数字集成电路复习指南..
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。
2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。
3.摩尔定律”其主要内容如下：
集成电路的集成度每18个月翻一番/每三年翻两番。
摩尔分析了集成电路迅速发展的原因，
他指出集成度的提高主要是三方面的贡献:
（1）特征尺寸不断缩小，大约每3年缩小1.41倍；
（2）芯片面积不断增大，大约每3年增大1.5倍；
（3）器件和电路结构的改进。
4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。
5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。
6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平
7. 单位增益点.
在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点
8. “闩锁”现象
在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因
此它处于截止状态。但在一定的外界因素触发下，例如由电源或
输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使
PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就
会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供
大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四
层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象
9. 延迟时间：
T pdo ——晶体管本征延迟时间；
UL ——最大逻辑摆幅，即最大电源电压；
Cg ——扇出栅电容(负载电容)；
Cw ——内连线电容；
Ip ——晶体管峰值电流。
10. 故障覆盖率：用测试向量集可以测出的故障与电路中所有可能存在的故障之比，称为故障覆盖率。
二．简答题部分
1. 要降低集成电路的成本，必须采取以下措施
批量要大，总产量大，则第一项设计成本和制版费就可忽略，成本降低；
·提高成品率；
·提高每个大圆片上的芯片数，要尽量缩小芯片尺寸(面积)。
2. 现场可编程门阵列FPGA（Field-Programmable Gate Array）
基本特点：
●不需要定制式掩膜层；
●可编程基本逻辑单元的规则矩阵是FPGA的核心，可采用编程方法实现组
合逻辑和时序逻辑；
●设计周期为几小时。
3.数字集成电路设计总体上可分为
电路设计（前端设计）
电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开始，直到设计出相应的电路图，对于数字系统来说就是设计出它的逻辑图或逻辑网表
版图设计（后端设计）
版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就是制造工艺所需的掩膜版的版图。
4.设计抽象的层次（从电路高层的系统逐步细化，直到最底层的晶体管级电路）
系统算法级
寄存器传输级(RTL级)
逻辑级和电路级
最低层的晶体管级电路
5. 综合可分为三个层次
行为综合：是指从系统算法级的行为描述到寄存器传输级（RTL）结构描述的转换
逻辑综合：是从RTL级描述到门级逻辑级的转换
版图综合：是从门级描述到产生相应版图的综合
6. 外延生长的目的:用同质材料形成具有不同的掺杂种类及浓度,因而具有不同性能的晶体层.外延也是制作不同材料系统的技术之一. 外延生长后的衬底适合于制作有各种要求的器件与IC,且可进行进一步处理.
7. 光刻步骤: 晶圆涂光刻胶曝光显影烘干
8. 可编程逻辑器件PLD主要特点是：
·无定制式掩膜层或逻辑单元；
·内含一个可编程逻辑阵列，设计方便、快捷；
·制作简单，保密性强，一般只有几百门规模。
9.全定制集成电路
优点：性能完全符合要求、硅片利用率高，有利于提高集成度，降低成本。
缺点：工作量大、设计效率低、设计周期长和设计费用高。
适用：模拟和数/模混合的专用集成电路，大批量三生产。
10. 金属层的三个主要功能：
?形成器件本身的接触线；
?形成器件间的互连线；
?形成焊盘。
11. 设计规则的形式
(1)设计规则是集成电路设计与制造的桥梁
(2)这些规定是以掩膜版各层几何图形的宽度、间距及重叠量等最小容许值的形式出现的
(3) 设计规则本身并不代表光刻、化学腐蚀、对准容差的极限尺寸，它所代表的是容差的要求
作用：在芯片尺寸尽可能小的前提下，使得即使存在工艺偏差也可以正确的制造出IC，尽可能地提高电路制备的成品率。
12整个布图设计分为
划分(Partition)；
布图规划(Floor-planning)；
布局(Placement)；
布线((Routing)
压缩(Compaction)。
13 版图验证和检查主要包括哪些方面
DRC（设计规则检查）
ERC（电学规则检查）
LVS（版图和电路比较）
LPE（版图寄生参数提取）
PRE（寄生电阻提取）
13. ERC的主要错误有如下几种
1）节点开路：发现版图中有多个相同的节点。
2）短路：如在检查后，在同一节点出现两个或两个以上相同的节点名，则说明该节点处于短路状态。
3）接触孔浮孔。如有关的接触孔与金属层并未覆盖，即出现无接触错误。
4）特定区域未接触。如P阱或N阱位分别接地或电源。
5）不合理的元器件节点数。
14. 短窄沟效应对阈值电压的影响
短沟效应使阈值电压降低;窄沟效应使阈值电压增大，所以可以使短、窄
沟效应互相补偿。
1.短沟道效应：长沟道时，栅压引起的耗尽层近似为矩形，忽略源漏耗尽
层向沟道区内的扩展;当沟道长度很短时，源漏耗尽层的扩展变得不可忽
略，会分担一部分耗尽区，使作用的栅压减小，使阈值电压下降。
2.窄沟道效应：每个器件四周都有场氧保护，由于边缘场的影响，使沟道
区耗尽层在沟道宽度两侧向场区有一定的扩展，当沟道宽度较大时，耗
尽层向两侧场区扩展部分可以忽略；但对于窄宽度的器件，边缘场造成
的耗尽层电荷量比原来计算的大，由于扩展部分由栅压引起，所以窄沟
道效应使阈值电压增大。
15. 恒定电场规则按比例缩小可以得到三方面重要改善：
一是集成度呈倍增长，
二是使电路速度呈倍提高，
三是功耗呈倍缩小。
CV规则按比例缩小理论
按照CV规则，器件尺寸（包括横向尺寸和纵向尺寸）如
沟道长度和沟道宽度、栅氧化层厚度和源/漏结深同样缩小倍，但是所加电压保持不变。为使耗尽层宽度随器件尺寸一起缩小，衬底掺杂浓度必须增大倍。
器件尺寸按比例缩小后，其导电因子增大倍，即故按CV规则缩小后器件的导通电流也增大倍。当然衬底掺杂浓度有倍增长，会使载流子的有效迁移率下降，使导电因子增大不到倍。实际上按CV规则缩小后，器件的导通电路近似增大倍。
速度的提高是以增加功耗为代价的。但是按CV规则缩小后电路的优值仍然得到了改善，尽管不如CE规则改善的大。
16.解释PMOS传输“0”时，存在阈值损失原因
解释NMOS传输“1”时，存在阈值损失原因
17.动态电路的优点及存在的问题
18.
18. 预充-求值动态电路的电荷分享问题
19. 多米诺CMOS电路构成由一级预充-求值动态逻辑门加一级静态CMOS反相器构成。特点：由于富NMOS多米诺电路在预充期间的输出为低电平，它不会使下级NMOS管导通，因此富NMOS的多米诺电路直接级联不会影响下一级电路正常工作。
20. 产生闩锁效应的基本条件有三个：
（1）外界因素使两个寄生三极管的EB结处于大于等于0.7的正向偏置。
（2）两个寄生三极管的电流放大倍数乘积大于1：
（3）电源所提供的最大电流大于寄生可控硅导通所需要的维持电流Ih。
21. 防止闩锁效应的措施：
（1）减小阱区和衬底的寄生电阻Rw和Rs，这样可以减小寄生双极管发射结的正向偏压，防止Q1和Q2导通。
（2）降低寄生双极晶体管的增益，增大基区宽度可以降低双极管的增益，如适当加大阱区深度；从版图上保证NMOS和PMOS的有源区之间有足够大的距离。
（3）使衬底加反向偏压，即p型衬底接一个负电压而不是地，这样可以降低寄生NPN管的基极电压，使其不易导通。
（4）加保护环，这时比较普遍采用的防护措施。
（5）用外延衬底，在先进的CMOS工艺中，采用p+衬底上有p-外延层的硅片，p-外延层较薄，大约比n阱深几个微米。这样使寄生pnp晶体管的集电极电流主要被p+衬底收集，从而极大减小了寄生NPN晶体管的基极电流，使NPN晶体管失去作用。
（6）采用SOICMOS技术是消除闩锁效应的最有效途径。
22. SOI衬底的优点：由于SOICMOS器件的有源区完全有二氧化硅包围隔离，不会形成纵向和横向的寄生双极晶体管，从根本上避免了闩锁效应。
23.闩锁效应的原因与解释
在这个P阱CMOS电路中，以N型衬底为基区，P+源区及漏区为发射区，P阱为集电区形成一个横向的寄生PNP三极管。而以P阱为基区，N+ 源区及漏区为发射区，N型衬底为集电区又形成一个纵向的寄生NPN三极管。这两个寄生三极管构成了一种PNPN的四层可控硅（SCR）结构，其等效电路图中，Rs、Rw为衬底和P阱的体电阻。
在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因此它处于截止状态。但在一定的外界因素触发下，例如由电源或输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象。
24.离子注入后为什么要退火
通常离子注入的深度较浅且浓度较大，必须使他们重新分布。同时由于高能粒子的撞击，导致硅结构的晶格发生损伤。为修复晶格损伤，在离子注入后要进行退火处理
24.测试分为那四种？
1）验证测试：是一种研究型测试。在大批量投产之前，首先要确定它的功能和性能都达到了设计的要求。测试全面。
2）生产测试：对于大批生产的芯片，测试它的功能是否正确以及性能指标是否在规定的范围以内，并进行分选。
3）老化测试：通过一个长时间的连续或周期性的测试来发现是否存在失效的芯片。
4）成品检测：在集成到系统之前，系统制造商一般要进行成品检测。
26.扫描路径法
由于时序电路存在记忆单元，状态相当复杂，生成的测试图形非常多，因此测试也相当复杂。要改善时序电路的测试，就必须使这些记忆单元的状态易于外部设定和观测。扫描路径法是一种应用较为广泛的结构化可测性设计方法，其主要思想是获得对触发器的控制和观测。采用扫描路径法后，电路除了正常的工作方式外，还需要增加一种专门为测试用的方式，在此方式下，利用控制信号使所有的触发器以串行移位寄存器的方式工作．这种专门为测试用的方式称为扫描方式，其扫描测试通过的路径称为扫描路径扫描路径法的主要优点是只需要三个附加的管脚，即测试使能（TC ）、扫描输入（SCAN_IN）和扫描输出（SCAN_OUT），就可以控制和观测电路内部的主要节点，因而得到了广泛的应用。其主要缺点是对电路速度及芯片面积的影响都比较大
27.预充—求值电路的级连
当用多级动态逻辑门去实现复杂功能时，不能用富NMOS与富NMOS直接级联，对于富NMOS电路，输出节点预充的高电平可以使下一级电路中的NMOS管导通，可能引起误操作，破坏电路的正常输出。
三．计算题
1.电路设计
1.
=VTN/VDD
=|TTP|/VDD
Kna=Knb=2Kneff Knc=Kneff Kpa=Kpb=Kpc=2Kpeff
K=
L=2um W可求。
2.已知Kn,Kp求噪声容限（1）N输入与非门噪声容限
VNLM=V1
VNHM=VDD-Vn
（2）N输入或非门噪声容限
3.已知反相器Kn，tox，CL，VTN=VTP, 求tr和tf
=0.5VDD
=1 KP=0.5Up*Cox*Wp/L Wp可求
同理Wn可求
第四题测试题
1.通路敏化法
首先．假设内部节点A存在固定于1的故障．求测试矢量。
第一步：为了使A节点的故障能够被激活，则A节点的正常逻辑值为0。设置或门输人信号ab为00，
第二步：为了将A点的故障传播到输出F，沿着A一>F的路径必须被敏
化，这就要求c=1,D=0。满足这两个条件后，固定于1的故障A被倒相
的传播到原始输出端F，因此．在F端可以看到一个倒相的故障效应0。
第三步：根据故障激活的要求和路径敏化的要求可以推断a=b=0，又由
c=1,D=0推出d可取任意值，用x表示。
结沦：测试固定于1的故障.A所要求的测试矢量，即输人为ahcd=0010
或0011如果A点确实存在固定于1故障，则输出的信号为0；如果A点不存在假设的故障．则输出的信号值为1。
数字集成电路设计_笔记归纳..
第三章、器件 一、超深亚微米工艺条件下MOS 管主要二阶效应： 1、速度饱和效应：主要出现在短沟道NMOS 管，PMOS 速度饱和效应不显著。主要原因是 TH G S V V -太大。在沟道电场强度不高时载流子速度正比于电场强度（μξν=） ，即载流子迁移率是常数。但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场 强度的增加而线性增加。此时近似表达式为：μξυ=（c ξξ<），c s a t μξυυ==（c ξξ≥） ，出现饱和速度时的漏源电压D SAT V 是一个常数。线性区的电流公式不变，但一旦达到DSAT V ，电流即可饱和，此时DS I 与GS V 成线性关系（不再是低压时的平方关系）。 2、Latch-up 效应：由于单阱工艺的NPNP 结构，可能会出现VDD 到VSS 的短路大电流。 正反馈机制：PNP 微正向导通，射集电流反馈入NPN 的基极，电流放大后又反馈到PNP 的基极，再次放大加剧导通。 克服的方法：1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。 2、保护环。 3、短沟道效应：在沟道较长时，沟道耗尽区主要来自MOS 场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。所以短沟时VT 随L 的减小而减小。 此外，提高漏源电压可以得到类似的效应，短沟时VT 随VDS 增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。这一效应被称为漏端感应源端势垒降低。
4、漏端感应源端势垒降低（DIBL）： VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。 5、亚阈值效应（弱反型导通）：当电压低于阈值电压时MOS管已部分导通。不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。 绝缘体上硅（SOI） 6、沟长调制：长沟器件：沟道夹断饱和；短沟器件：载流子速度饱和。 7、热载流子效应：由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。 影响：1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。2、衬底电流会引入噪声、Latch-up、和动态节点漏电。 解决：LDD（轻掺杂漏）：在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。缺点是使器件跨导和IDS减小。 8、体效应：衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。 二、MOSFET器件模型 1、目的、意义：减少设计时间和制造成本。 2、要求：精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间 3、结构电阻：沟道等效电阻、寄生电阻 4、结构电容： 三、特征尺寸缩小 目的：1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、 方式： 1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。 优点：提高了集成密度 未改善：功率密度。 问题：1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。 2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。 优点：1、电源电压不变；2、提高了集成密度 问题：1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。 3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。 限制因素：长期使用的可靠性、载流子的极限速度、功耗。
数字集成电路复习笔记
数集复习笔记 By 潇然名词解释专项 摩尔定律：一个芯片上的晶体管数目大约每十八个月增长一倍。 传播延时：一个门的传播延时t p定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 由于一个门对上升和下降输入波形的响应时间不同，所以需定义两个传播延时。 t pLH定义为这个门的输出由低至高翻转的响应时间，而t pHL则为输出由高至低翻转 的响应时间。传播延时t p定义为这两个时间的平均值：t p=(t pLH+t pHL)/2。 设计规则：设计规则是指导版图掩膜设计的对几何尺寸的一组规定。它们包括图形允许的最小宽度以及在同一层和不同层上图形之间最小间距的限制与要求。定义设计规则 的目的是为了能够很容易地把一个电路概念转换成硅上的几何图形。设计规则的 作用就是电路设计者和工艺工程师之间的接口，或者说是他们之间的协议。 速度饱和效应：对于长沟MOS管，载流子满足公式：υ= -μξ(x)。公式表明载流子的速度正比于电场，且这一关系与电场强度值的大小无关。换言之，载流子的迁移率 是一个常数。然而在（水平方向）电场强度很高的情况下，载流子不再符合 这一线性模型。当沿沟道的电场达到某一临界值ξc时，载流子的速度将由于 散射效应（即载流子间的碰撞）而趋于饱和。 时钟抖动：在芯片的某一个给定点上时钟周期发生暂时的变化，即时钟周期在每个不同的周期上可以缩短或加长。 逻辑综合：逻辑综合的任务是产生一个逻辑级模型的结构描述。这一模型可以用许多不同的方式来说明，如状态转移图、状态图、电路图、布尔表达式、真值表或HDL描 述。 噪声容限：为了使一个门的稳定性较好并且对噪声干扰不敏感，应当使“0”和“1”的区间越大越好。一个门对噪声的灵敏度是由低电平噪声容限NM L和高电平噪声容限 NM H来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的 最大固定阈值： NM L =V IL - V OL NM H =V OH - V IH
数字集成电路--电路、系统与设计(第二版)复习资料
第一章 数字集成电路介绍 第一个晶体管，Bell 实验室，1947 第一个集成电路，Jack Kilby ，德州仪器，1958 摩尔定律：1965年，Gordon Moore 预言单个芯片上晶体管的数目每18到24个月翻一番。(随时间呈指数增长) 抽象层次：器件、电路、门、功能模块和系统 抽象即在每一个设计层次上，一个复杂模块的内部细节可以被抽象化并用一个黑匣子或模型来代替。这一模型含有用来在下一层次上处理这一模块所需要的所有信息。 固定成本（非重复性费用）与销售量无关；设计所花费的时间和人工；受设计复杂性、设计技术难度以及设计人员产出率的影响；对于小批量产品，起主导作用。 可变成本 （重复性费用）与产品的产量成正比；直接用于制造产品的费用；包括产品所用部件的成本、组装费用以及测试费用。每个集成电路的成本=每个集成电路的可变成本+固定成本/产量。可变成本=（芯片成本+芯片测试成本+封装成本）/最终测试的成品率。 一个门对噪声的灵敏度是由噪声容限NM L （低电平噪声容限）和NM H （高电平噪声容限）来度量的。为使一个数字电路能工作，噪声容限应当大于零，并且越大越好。NM H = V OH - V IH NM L = V IL - V OL 再生性保证一个受干扰的信号在通过若干逻辑级后逐渐收敛回到额定电平中的一个。 一个门的VTC 应当具有一个增益绝对值大于1的过渡区(即不确定区)，该过渡区以两个有效的区域为界，合法区域的增益应当小于1。 理想数字门 特性：在过渡区有无限大的增益；门的阈值位于逻辑摆幅的中点；高电平和低电平噪声容限均等于这一摆幅的一半；输入和输出阻抗分别为无穷大和零。 传播延时、上升和下降时间的定义 传播延时tp 定义了它对输入端信号变化的响应有多快。它表示一个信号通过一个门时所经历的延时，定义为输入和输出波形的50%翻转点之间的时间。 上升和下降时间定义为在波形的10%和90%之间。 对于给定的工艺和门的拓扑结构，功耗和延时的乘积一般为一常数。功耗-延时积(PDP)----门的每次开关事件所消耗的能量。 一个理想的门应当快速且几乎不消耗能量，所以最后的质量评价为。能量-延时积(EDP) = 功耗-延时积2 。 第三章、第四章CMOS 器件 手工分析模型 ()0 12' 2 min min ≥???? ??=GT DS GT D V V V V V L W K I 若＋－λ ()DSAT DS GT V V V V ,,m in min ＝ 寄生简化：当导线很短，导线的截面很大时或当 所采用的互连材料电阻率很低时，电感的影响可 以忽略：如果导线的电阻很大(例如截面很小的长 铝导线的情形)；外加信号的上升和下降时间很慢。 当导线很短，导线的截面很大时或当所采用的互 连材料电阻率很低时，采用只含电容的模型。 当相邻导线间的间距很大时或当导线只在一段很短的距离上靠近在一起时：导线相互间的电容可 以被忽略，并且所有的寄生电容都可以模拟成接 地电容。 平行板电容：导线的宽度明显大于绝缘材料的厚 度。 边缘场电容：这一模型把导线电容分成两部分： 一个平板电容以及一个边缘电容，后者模拟成一 条圆柱形导线，其直径等于该导线的厚度。 多层互连结构：每条导线并不只是与接地的衬底 耦合（接地电容），而且也与处在同一层及处在相邻层上的邻近导线耦合（连线间电容）。总之，再多层互连结构中导线间的电容已成为主要因素。这一效应对于在较高互连层中的导线尤为显著，因为这些导线离衬底更远。 例4.5与4.8表格 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 例4.1 金属导线电容 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线，计算总的电容值。 平面(平行板)电容： ( 0.1×106 μm2 )×30aF/μm2 = 3pF 边缘电容： 2×( 0.1×106 μm )×40aF/μm = 8pF 总电容： 11pF 现假设第二条导线布置在第一条旁边，它们之间只相隔最小允许的距离，计算其耦合电 容。 耦合电容： C inter = ( 0.1×106 μm )×95 aF/μm2 = 9.5pF 材料选择：对于长互连线，铝是优先考虑的材料；多晶应当只用于局部互连；避免采用扩散导线；先进的工艺也提供硅化的多晶和扩散层 接触电阻：布线层之间的转接将给导线带来额外的电阻。 布线策略：尽可能地使信号线保持在同一层上并避免过多的接触或通孔；使接触孔较大可以降低接触电阻(电流集聚在实际中将限制接触孔的最大尺寸)。 采电流集聚限制R C , (最小尺寸)：金属或多晶至n+、p+以及金属至多晶为 5 ~ 20 Ω ；通孔(金属至金属接触)为1 ~ 5 Ω 。 例4.2 金属线的电阻 考虑一条布置在第一层铝上的10cm 长，1μm 宽的铝线。假设铝层的薄层电阻为0.075Ω/□，计算导线的总电阻： R wire ＝0.075Ω/□?(0.1?106 μm)/(1μm)＝7.5k Ω 例4.5 导线的集总电容模型 假设电源内阻为10k Ω的一个驱动器，用来驱动一条10cm 长，1μm 宽的Al1导线。 电压范围 集总RC 网络 分布RC 网络 0 → 50%(t p ) 0.69 RC 0.38 RC 0 → 63%(τ) RC 0.5 RC 10% → 90%(t r ) 2.2 RC 0.9 RC 0 → 90% 2.3 RC 1.0 RC 使用集总电容模型，源电阻R Driver ＝10 k Ω，总的集总电容C lumped ＝11 pF t 50% = 0.69 ? 10 k Ω ? 11pF = 76 ns t 90% = 2.2 ? 10 k Ω ? 11pF = 242 ns 例4.6 树结构网络的RC 延时 节点i 的Elmore 延时： τDi = R 1C 1 + R 1C 2 + (R 1+R 3) C 3 + (R 1+R 3) C 4 + (R 1+R 3+R i ) C i 例4.7 电阻-电容导线的时间常数 总长为L 的导线被分隔成完全相同的N 段，每段的长度为L/N 。因此每段的电阻和电容分别为rL/N 和cL/N R (= rL) 和C (= cL) 是这条导线总的集总电阻和电容()()()N N RC N N N rcL Nrc rc rc N L DN 2121 (22) 22 +=+=+++?? ? ??=τ 结论：当N 值很大时，该模型趋于分布式rc 线;一条导线的延时是它长度L 的二次函数;分布rc 线的延时是按集总RC 模型预测的延时的一半. 2 rcL 22＝RC DN = τ 例4.8 铝线的RC 延时.考虑长10cm 宽、1μm 的Al1导线,使用分布RC 模型，c = 110 aF/μm 和r = 0.075 Ω/μm t p = 0.38?RC = 0.38 ? (0.075 Ω/μm) ? (110 aF/μm) ? (105 μm)2 = 31.4 ns Poly ：t p = 0.38 ? (150 Ω/μm) ? (88+2?54 aF/μm) ? (105 μm)2 = 112 μs Al5： t p = 0.38 ? (0.0375 Ω/μm) ? (5.2+2?12 aF/μm) ? (105 μm)2 = 4.2 ns 例4.9 RC 与集总C 假设驱动门被模拟成一个电压源，它具有一定大小的电源内阻R s 。 应用Elmore 公式，总传播延时： τD = R s C w + (R w C w )/2 = R s C w + 0.5r w c w L 2 及 t p = 0.69 R s C w + 0.38 R w C w 其中，R w = r w L ，C w = c w L 假设一个电源内阻为1k Ω的驱动器驱动一条1μm 宽的Al1导线，此时L crit 为2.67cm 第五章CMOS 反相器 静态CMOS 的重要特性：电压摆幅等于电源电压 → 高噪声容限。逻辑电平与器件的相对尺寸无关 → 晶体管可以采用最小尺寸 → 无比逻辑。稳态时在输出和V dd 或GND 之间总存在一条具有有限电阻的通路 → 低输出阻抗 (k Ω) 。输入阻抗较高 (MOS 管的栅实际上是一个完全的绝缘体) → 稳态输入电流几乎为0。在稳态工作情况下电源线和地线之间没有直接的通路(即此时输入和输出保持不变) → 没有静态功率。传播延时是晶体管负载电容和电阻的函数。 门的响应时间是由通过电阻R p 充电电容C L (电阻R n 放电电容C L )所需要的时间决定的 。 开关阈值V M 定义为V in = V out 的点(在此区域由于V DS = V GS ，PMOS 和NMOS 总是饱和的) r 是什么：开关阈值取决于比值r ，它是PMOS 和NMOS 管相对驱动强度的比 DSATn n DSATp p DD M V k V k V V ＝ ，r r 1r +≈ 一般希望V M = V DD /2 (可以使高低噪声容限具有相近的值)，为此要求 r ≈ 1 例5.1 CMOS 反相器的开关阈值 通用0.25μm CMOS 工艺实现的一个CMOS 反相器的开关阈值处于电源电压的中点处。 所用工艺参数见表3.2。假设V DD = 2.5V ，最小尺寸器件的宽长比(W/L)n 为1.5 ()()()()()()()() V V L W V V V V k V V V V k L W L W M p DSATp Tp M DSATp p DSATn Tn M DSATn n n p 25.125.55.15.35.320.14.025.1263.043.025.10.163.01030101152266==?==----?-???----=－－－＝ 分析： V M 对于器件比值的变化相对来说是不敏感 的。将比值设为3、2.5和2，产生的V M 分别为 1.22V 、1.18V 和 1.13V ，因此使PMOS 管的宽度小于完全对称所要求的值是可以接受的。 增加PMOS 或NMOS 宽度使V M 移向V DD 或GND 。不对称的传输特性实际上在某些设计中是所希望的。 噪声容限：根据定义，V IH 和V IL 是dV out /dV in = -1(= 增益)时反相器的工作点 逐段线性近似V IH = V M - V M /g V IL = V M + (V DD - V M )/g 过渡区可以近似为一段直线，其增益等于 在开关阈值V M 处的增益g 。它与V OH 及V OL 线的交点 用来定义V IH 和V IL 。点。
数字集成电路复习指南..
1. 集成电路是指通过一系列特定的加工工艺，将晶体管、二极管、MOS管等有源器件和阻、电容、电感等无源器件，按一定电路互连，“集成”在一块半导体晶片（硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的一种器件。 2.集成电路的规模大小是以它所包含的晶体管数目或等效的逻辑门数目来衡量。等效逻辑门通常是指两输入与非门，对于CMOS集成电路来说，一个两输入与非门由四个晶体管组成，因此一个CMOS电路的晶体管数除以四，就可以得到该电路的等效逻辑门的数目，以此确定一个集成电路的集成度。 3.摩尔定律”其主要内容如下： 集成电路的集成度每18个月翻一番/每三年翻两番。 摩尔分析了集成电路迅速发展的原因， 他指出集成度的提高主要是三方面的贡献: （1）特征尺寸不断缩小，大约每3年缩小1.41倍； （2）芯片面积不断增大，大约每3年增大1.5倍； （3）器件和电路结构的改进。 4.反标注是指将版图参数提取得到的分布电阻和分布电容迭加到相对应节点的参数上去，实际上是修改了对应节点的参数值。 5.CMOS反相器的直流噪声容限:为了反映逻辑电路的抗干扰能力，引入了直流噪声容限作为电路性能参数。直流噪声容限反映了电流能承受的实际输入电平与理想逻辑电平的偏离范围。 6. 根据实际工作确定所允许的最低输出高电平，它所对应的输入电平定义为关门电平；给定允许的最高输出低电平，它所对应的输入电平为开门电平 7. 单位增益点. 在增益为0和增益很大的输入电平的区域之间必然存在单位增益点，即dV out/dVin=1的点 8. “闩锁”现象 在正常工作状态下，PNPN四层结构之间的电压不会超过Vtg，因 此它处于截止状态。但在一定的外界因素触发下，例如由电源或 输出端引入一个大的脉冲干扰，或受r射线的瞬态辐照，使 PNPN四层结构之间的电压瞬间超过Vtg，这时，该寄生结构中就 会出现很大的导通电流。只要外部信号源或者Vdd和Vss能够提供 大于维持电流Ih的输出，即使外界干扰信号已经消失，在PNPN四 层结构之间的导通电流仍然会维持，这就是所谓的“闩锁”现象 9. 延迟时间： T pdo ——晶体管本征延迟时间； UL ——最大逻辑摆幅，即最大电源电压； Cg ——扇出栅电容(负载电容)； Cw ——内连线电容； Ip ——晶体管峰值电流。
《数字集成电路》期末试卷(含答案)
浙江工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 姓名 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号内。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（000101110010）8421BC D D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
数字集成电路教学大纲
《数字集成电路》课程教学大纲 课程代码：060341001 课程英文名称：digital integrated circuits 课程总学时：48 讲课：44 实验：4 上机：0 适用专业：电子科学与技术 大纲编写（修订）时间：2017.05 一、大纲使用说明 （一）课程的地位及教学目标 数字集成电路是为电子科学与技术专业开设的学位课，该课程为必修专业课。课程主要讲授CMOS数字集成电路基本单元的结构、电气特性、时序和功耗特性，以及数字集成电路的设计与验证方法、EDA前端流程等。在讲授基本理论的同时，重在培养学生的设计思维以及解决实际问题的能力。通过本课程的学习，学生将达到以下要求： 1．掌握CMOS工艺下数字集成电路基本单元的功能、结构、特性； 2．掌握基于HDL设计建模与仿真、逻辑综合、时序分析；熟悉Spice模型； 3．具备将自然语言描述的问题转换为逻辑描述的能力； 4. 具有解决实际应用问题的能力。 （二）知识、能力及技能方面的基本要求 1.基本知识：CMOS数字集成电路设计方法与流程；CMOS逻辑器件的静态、动态特性和Spice 模型；数字集成电路的时序以及互连线问题；半导体存储器的种类与性能；数字集成电路低功耗解决方法以及输入输出电路；数字集成电路的仿真与逻辑综合。 2.基本理论和方法：在掌握静态和动态CMOS逻辑器件特性基础上，理解CMOS数字集成电路的特性和工作原理；掌握真值表、流程图/状态机、时序图的分析方法和逻辑设计的基本思想。 3.基本技能:掌握器件与系统的建模仿真方法；具备逻辑描述、逻辑与时序电路设计能力；熟悉电路验证与综合软件工具。 （三）实施说明 1．教学方法：课堂讲授中要重点对基础概念、基本方法和设计思路的讲解；采用启发式教学，培养学生思考问题、分析问题和解决问题的能力；引导和鼓励学生通过实践和自学获取知识，培养学生的自学能力；增加习题和讨论课，并在一定范围内学生讲解，调动学生学习的主观能动性；注意培养学生提高利用网络资源、参照设计规范及芯片手册等技术资料的能力。讲课要联系实际并注重培养学生的创新能力。 2．教学手段：本课程属于技术基础课，在教学中采用电子教案、CAI课件及多媒体教学系统等先进教学手段，以确保在有限的学时内，全面、高质量地完成课程教学任务。 3．计算机辅助设计：要求学生采用电路建模语言（SPICE/HDL）和仿真模拟工具软件进行电路分析与设计验证；采用逻辑综合工具软件进行电路综合；采用时序分析工具进行时序验证。（四）对先修课的要求 本课程主要的先修课程有：大学物理、电路、线性电子线路、脉冲与逻辑电路、EDA技术与FPGA应用、微机原理及应用，以及相关的课程实验、课程设计。 （五）对习题课、实践环节的要求 1．对重点、难点章节（如：MOS反相器静态特性/开关特性和体效应、组合与时序MOS电路、动态逻辑电路、数字集成电路建模与仿真验证、数字集成电路逻辑综合）应安排习题课，例题的选择以培养学生消化和巩固所学知识，用以解决实际问题为目的。 2．课后作业要少而精，内容要多样化，作业题内容必须包括基本概念、基本理论及分析设
2010年数字集成电路设计期中考试_中国科技大学
中国科学技术大学苏州研究院软件学院 数字集成电路设计 期中考试 (2010年10月11日2:00pm—3:30pm) 1.问答题 a)叙述摩尔定律（5分）。 b)叙述评价数字集成电路设计质量的四个基本特性（6分）。 c)叙述长沟MOS晶体管与短沟MOS晶体管的区别(6分）。 d)MOS管的电容由哪几部分构成?并说出在不同工作模式下的区别(8分）。 e)以反相器为例,说出静态CMOS电路的功耗包括哪几部分(6分）？ f)数字集成电路按比例缩小有几种情形（6分）? g)下面的两种电路哪个性能(速度)更优越一些?并说出原因(5分）。 h)下面的电路哪个是无比逻辑,哪个是有比逻辑?并说出有比逻辑与无比 逻辑的区别(5分）。 2．下图为一RC网络。计算： a)从输入In到Out1的Elmore延时（5分）;b)从输入In到Out2的Elmore延时（5分）;c)确定哪条路径是关键路径（3分）?
3.假设下图中反相器由标准CMOS实现,并且具有对称的电压传输特性。假设 C intrinsic = C gate (γ=1),单位尺寸反相器的等效电阻与电容为R和C。单位尺 寸反相器的本征延时为t inv。反相器inv2, inv3和inv4的尺寸S1，S2和S3不小于1。 a)确定S1，S2和S3使时延最小（5分），并计算总的最小时延（以t inv为单位） （5分）。 b)确定反相器inv2, inv3和inv4的尺寸S1，S2和S3使功耗达到最小（4分）。4．如下图所示的逻辑网络，要求确定复合门电容y和z使A端到B端延时最小。 a)计算A端到B端总的逻辑努力LE（3分）;b)计算A端到B端总的电气努力F （2分）;c)计算A端到B端总的分支努力B (3分）;d)计算A端到B端总的路径努力PE (2分）;e)确定最佳级努力SE (3分）(近似为整数);f)确定A端到B端的最小时延（以t inv为单位）(3分）;g)确定电容y (5分）;h)确定电容z (5分）。
#《数字集成电路设计》复习提纲
《数字集成电路设计》复习提纲(1-7章) 2011-12 1. 数字集成电路的成本包括哪几部分？ ● NRE (non-recurrent engineering) costs 固定成本 ● design time and effort, mask generation ● one-time cost factor ● Recurrent costs 重复性费用或可变成本 ● silicon processing, packaging, test ● proportional to volume ● proportional to chip area 2. 数字门的传播延时是如何定义的？ 一个门的传播延时tp 定义了它对输入端信号变化的响应有多快。 3. 集成电路的设计规则(design rule)有什么作用？ ? Interface between designer and process engineer ? Guidelines for constructing process masks ? Unit dimension: Minimum line width ? scalable design rules: lambda parameter (可伸缩设计规则，其不足:只能在有限 的尺寸范围内进行。) ? absolute dimensions (micron rules,用绝对尺寸来表示。) 4. 什么是MOS 晶体管的体效应？ 5. 写出一个NMOS 晶体管处于截止区、线性区、饱和区的判断条件，以及各工作区的源漏电流表达式（考虑短沟效应即沟道长度调制效应，不考虑速度饱和效应） 注：NMOS 晶体管的栅、源、漏、衬底分别用G 、S 、D 、B 表示。 6. MOS 晶体管的本征电容有哪些来源？ 7. 对于一个CMOS 反相器的电压传输特性，请标出A 、B 、C 三点处NMOS 管和PMOS 管各自处于什么工作区？ V DD 8. 在CMOS 反相器中，NMOS 管的平均导通电阻为R eqn ，PMOS 管的平均导通电阻为R eqp ，请写出该反相器的总传播延时定义。 9. 减小一个数字门的延迟的方法有哪些？列出三种，并解释可能存在的弊端。 ? Keep capacitances small （减小CL ） ? Increase transistor sizes(增加W/L) ? watch out for self-loading! （会增加CL ） ? Increase VDD (????) V out V in 0.5 11.522.5
5大规模数字集成电路习题解答
自我检测题 1．在存储器结构中，什么是“字”什么是“字长”，如何表示存储器的容量 解：采用同一个地址存放的一组二进制数，称为字。字的位数称为字长。习惯上用总的位数来表示存储器的容量，一个具有n字、每字m位的存储器，其容量一般可表示为n ×m位。 2．试述RAM和ROM的区别。 解：RAM称为随机存储器，在工作中既允许随时从指定单元内读出信息，也可以随时将信息写入指定单元，最大的优点是读写方便。但是掉电后数据丢失。 ROM在正常工作状态下只能从中读取数据，不能快速、随时地修改或重新写入数据，内部信息通常在制造过程或使用前写入， 3．试述SRAM和DRAM的区别。 解：SRAM通常采用锁存器构成存储单元，利用锁存器的双稳态结构，数据一旦被写入就能够稳定地保持下去。动态存储器则是以电容为存储单元，利用对电容器的充放电来存储信息，例如电容器含有电荷表示状态1，无电荷表示状态0。根据DRAM的机理，电容内部的电荷需要维持在一定的水平才能保证内部信息的正确性。因此，DRAM在使用时需要定时地进行信息刷新，不允许由于电容漏电导致数据信息逐渐减弱或消失。 4．与SRAM相比，闪烁存储器有何主要优点 解：容量大，掉电后数据不会丢失。 5．用ROM实现两个4位二进制数相乘，试问：该ROM需要有多少根地址线多少根数据线其存储容量为多少 解：8根地址线，8根数据线。其容量为256×8。 6．简答以下问题： （1）CPLD和FPGA有什么不同 FPGA可以达到比 CPLD更高的集成度，同时也具有更复杂的布线结构和逻辑实现。FPGA 更适合于触发器丰富的结构，而 CPLD更适合于触发器有限而积项丰富的结构。 在编程上 FPGA比 CPLD具有更大的灵活性；CPLD功耗要比 FPGA大；且集成度越高越明显；CPLD比 FPGA有较高的速度和较大的时间可预测性，产品可以给出引脚到引脚的最大延迟时间。CPLD的编程工艺采用 E2 CPLD的编程工艺，无需外部存储器芯片，使用简单，保密性好。而基于 SRAM编程的FPGA,其编程信息需存放在外部存储器上，需外部存储器芯片 ,且使用方法复杂，保密性差。 （2）写出三家CPLD/FPGA生产商名字。 Altera，lattice，xilinx，actel 7．真值表如表所示，如从存储器的角度去理解，AB应看为地址，F0F1F2F3应看为数据。 表
集成电路分析期末复习总结要点
集成电路分析 集成工业的前后道技术：半导体（wafer）制造企业里面，前道主要是把mos管，三极管作到硅片上，后道主要是做金属互联。 集成电路发展：按规模划分，集成电路的发展已经历了哪几代？ 参考答案： 按规模，集成电路的发展已经经历了：SSI、MSI、LSI、VLSI、ULSI及GSI。它的发展遵循摩尔定律 解释欧姆型接触和肖特基型接触。 参考答案： 半导体表面制作了金属层后，根据金属的种类及半导体掺杂浓度的不同，可形成欧姆型接触或肖特基型接触。 如果掺杂浓度比较低，金属和半导体结合面形成肖特基型接触。 如果掺杂浓度足够高，金属和半导体结合面形成欧姆型接触。 、集成电路主要有哪些基本制造工艺。 参考答案： 集成电路基本制造工艺包括：外延生长，掩模制造，光刻，刻蚀，掺杂，绝缘层形成，金属层形成等。 光刻工艺： 光刻的作用是什么？列举两种常用曝光方式。 参考答案： 光刻是集成电路加工过程中的重要工序，作用是把掩模版上的图形转换成晶圆上的器件结构。 曝光方式：接触式和非接触式 25、简述光刻工艺步骤。 参考答案： 涂光刻胶，曝光，显影，腐蚀，去光刻胶。 26、光刻胶正胶和负胶的区别是什么？ 参考答案： 正性光刻胶受光或紫外线照射后感光的部分发生光分解反应，可溶于显影液，未感光的部分显影后仍然留在晶圆的表面，它一般适合做长条形状；负性光刻胶的未感光部分溶于显影液
中，而感光部分显影后仍然留在基片表面，它一般适合做窗口结构，如接触孔、焊盘等。常规双极型工艺需要几次光刻？每次光刻分别有什么作用？ 参考答案： 需要六次光刻。第一次光刻--N+隐埋层扩散孔光刻；第二次光刻--P+隔离扩散孔光刻 第三次光刻--P型基区扩散孔光刻；第四次光刻--N+发射区扩散孔光刻；第五次光刻--引线接触孔光刻；第六次光刻--金属化内连线光刻 掺杂工艺： 掺杂的目的是什么？举出两种掺杂方法并比较其优缺点。 参考答案： 掺杂的目的是形成特定导电能力的材料区域，包括N型或P型半导体区域和绝缘层，以构成各种器件结构。 掺杂的方法有：热扩散法掺杂和离子注入法掺杂。与热扩散法相比，离子注入法掺杂的优点是：可精确控制杂质分布，掺杂纯度高、均匀性好，容易实现化合物半导体的掺杂等；缺点是：杂质离子对半导体晶格有损伤，这些损伤在某些场合完全消除是无法实现的；很浅的和很深的注入分布都难以得到；对高剂量的注入，离子注入的产率要受到限制；一般离子注入的设备相当昂贵， 试述PN结的空间电荷区是如何形成的。 参考答案： 在PN结中，由于N区中有大量的自由电子，由P区扩散到N区的空穴将逐渐与N区的自由电子复合。同样，由N区扩散到P区的自由电子也将逐渐与P区内的空穴复合。于是在紧靠接触面两边形成了数值相等、符号相反的一层很薄的空间电荷区，称为耗尽层。简述CMOS工艺的基本工艺流程（以1×poly，2×metal N阱为例）。 参考答案： 形成N阱区，确定nMOS和pMOS有源区，场和栅氧化，形成多晶硅并刻蚀成图案，P＋扩散，N＋扩散，刻蚀接触孔，沉淀第一金属层并刻蚀成图案，沉淀第二金属层并刻蚀成图案，形成钝化玻璃并刻蚀焊盘。 表面贴装技术：电子电路表面组装技术（Surface Mount Technology，SMT）， 称为表面贴装或表面安装技术。它是一种将无引脚或短引线表面组装元器件（简称SMC/SMD，中文称片状元器件）安装在印制电路板（Printed Circuit Board，PCB)的表面或其它基板的表面上，通过再流焊或浸焊等方法加以焊接组装的电路装连技术。[1]工艺流程简化为：印刷-------贴片-------焊接-------检修 有源区和场区：有源区：硅片上做有源器件的区域。（就是有些阱区。或者说是采用STI等隔离技术，隔离开的区域）。有源区主要针对MOS而言，不同掺杂可形成n或p型有源区。有源区分为源区和漏区（掺杂类型相同）在进行互联
2011年数字集成电路设计期末考试试卷_中国科技大学
Digital Integrated Circuits Final Exam, Fall 2011 School of Software Engineering University of Science and Technology of China (19:00pm–21:00 pm November24th, 2011) Name:Student ID:Score: 1. Which of the following two circuits is better in terms of speed? Why?(5 points) 2. Describe at least two methods to reduce power dissipation of digital integrated circuits. (5 points) 3. What are the advantage and disadvantage of using the transistor M r in the figure below? (4 points) 4.Reconstruct the following circuit logically to avoid glitches.Describe at least one other method to avoid glitches. (5 points) 5.Sketch a transistor-level circuit for a 6-Transistor SRAM. Describe how to size transistors to ensure writing reliability and reading stability.What is the purpose of having PMOS transistors? (10 points)
集成电路设计基础复习
1、解释基本概念：集成电路，集成度，特征尺寸 参考答案： A、集成电路（IC：integrated circuit）是指通过一系列特定的加工工艺，将晶体管、二极管等有源器件和电阻、电容等无源器件，按照一定的电路互连，“集成”在一块半导体晶片（如硅或砷化镓）上，封装在一个外壳内，执行特定电路或系统功能的集成块。 B、集成度是指在每个芯片中包含的元器件的数目。 C、特征尺寸是代表工艺光刻条件所能达到的最小栅长（L）尺寸。 2、写出下列英文缩写的全称：IC，MOS，VLSI，SOC，DRC，ERC，LVS，LPE 参考答案： IC：integrated circuit；MOS：metal oxide semiconductor；VLSI：very large scale integration；SOC：system on chip；DRC：design rule check；ERC：electrical rule check；LVS：layout versus schematic；LPE：layout parameter extraction 3、试述集成电路的几种主要分类方法 参考答案： 集成电路的分类方法大致有五种：器件结构类型、集成规模、使用的基片材料、电路功能以及应用领域。根据器件的结构类型，通常将其分为双极集成电路、MOS集成电路和Bi-MOS 集成电路。按集成规模可分为：小规模集成电路、中规模集成电路、大规模集成电路、超大规模集成电路、特大规模集成电路和巨大规模集成电路。按基片结构形式，可分为单片集成电路和混合集成电路两大类。按电路的功能将其分为数字集成电路、模拟集成电路和数模混合集成电路。按应用领域划分，集成电路又可分为标准通用集成电路和专用集成电路。 4、试述“自顶向下”集成电路设计步骤。 参考答案： “自顶向下”的设计步骤中，设计者首先需要进行行为设计以确定芯片的功能；其次进行结构设计；接着是把各子单元转换成逻辑图或电路图；最后将电路图转换成版图，并经各种验证后以标准版图数据格式输出。 5、比较标准单元法和门阵列法的差异。 参考答案：
《数字集成电路》期末考试卷A(含问题详解)
工业大学 / 学年第一学期 《数字电路和数字逻辑》期终考试试卷 A 学号 班级 任课教师 一、填空题（本大题共10小题，每空格1分，共10分） 请在每小题的空格中填上正确答案。错填、不填均无分。 1．十进制数（68）10对应的二进制数等于 ； 2．描述组合逻辑电路逻辑功能的方法有真值表、逻辑函数、卡诺图、逻辑电路图、波形图和硬件描述语言（HDL ）法等，其中 描述法是基础且最直接。 3．1 A ⊕可以简化为 。 4．图1所示逻辑电路对应的逻辑函数L 等于 。 A B L ≥1 & C Y C 图1 图2 5．如图2所示，当输入C 是（高电平，低电平） 时，AB Y =。 6．两输入端TTL 与非门的输出逻辑函数AB Z =，当A =B =1时，输出低电平且V Z =0.3V ，当该与非门加上负载后，输出电压将(增大，减小) 。 7．Moore 型时序电路和Mealy 型时序电路相比， 型电路的抗干扰能力更强。 8．与同步时序电路相比，异步时序电路的最大缺陷是会产生 状态。 9．JK 触发器的功能有置0、置1、保持和 。 10．现有容量为210×4位的SRAM2114，若要将其容量扩展成211×8位，则需要 片这样 的RAM 。 二、选择题（本大题共10小题，每小题2分，共20分） 在每小题列出的四个备选项中只有一个是符合题目要求的，请将其代码填写在题后的括号。错选、多选或未选均无分。 11．十进制数（172）10对应的8421BCD 编码是 。 【 】 A ．（1111010）8421BCD B ．（10111010）8421BCD C ．（0）8421BCD D ．（101110010）8421BCD 12．逻辑函数AC B A C B A Z +=),,(包含 个最小项。 【 】
数字集成电路必备考前复习总结
Digital IC：数字集成电路是将元器件和连线集成于同一半导体芯片上而制成的数字逻辑电路 或系统 第一章引论 1、数字IC芯片制造步骤 设计：前端设计（行为设计、体系结构设计、结构设计）、后端设计（逻辑设计、电路设计、版图设计） 制版：根据版图制作加工用的光刻版 制造：划片：将圆片切割成一个一个的管芯（划片槽） 封装：用金丝把管芯的压焊块（pad）与管壳的引脚相连 测试：测试芯片的工作情况 2、数字IC的设计方法 分层设计思想：每个层次都由下一个层次的若干个模块组成，自顶向下每个层次、每个模块分别进行建模与验证 SoC设计方法：IP模块（硬核（Hardcore)、软核（Softcore)、固核（Firmcore））与设计复用Foundry（代工）、Fabless（芯片设计）、Chipless（IP设计）“三足鼎立”——SoC发展的模式 3、数字IC的质量评价标准（重点：成本、延时、功耗，还有能量啦可靠性啦驱动能力啦 之类的） NRE (Non-Recurrent Engineering) 成本 设计时间和投入，掩膜生产，样品生产 一次性成本 Recurrent 成本 工艺制造（silicon processing），封装（packaging），测试（test） 正比于产量 一阶RC网路传播延时：正比于此电路下拉电阻和负载电容所形成的时间常数 功耗：emmmm自己算 4、EDA设计流程 IP设计系统设计（SystemC）模块设计（verilog） 综合 版图设计(.ICC) 电路级设计（.v 基本不可读）综合过程中用到的文件类型(都是synopsys版权)： 可以相互转化 .db（不可读）.lib（可读） 加了功耗信息
数字集成电路设计实验报告
哈尔滨理工大学数字集成电路设计实验报告 学院：应用科学学院 专业班级：电科12 - 1班 学号：32 姓名：周龙 指导教师：刘倩 2015年5月20日
实验一、反相器版图设计 1.实验目的 1）、熟悉mos晶体管版图结构及绘制步骤； 2）、熟悉反相器版图结构及版图仿真； 2. 实验内容 1）绘制PMOS布局图； 2）绘制NMOS布局图； 3）绘制反相器布局图并仿真； 3. 实验步骤 1、绘制PMOS布局图： (1) 绘制N Well图层；(2) 绘制Active图层； (3) 绘制P Select图层； (4) 绘制Poly图层； (5) 绘制Active Contact图层；(6) 绘制Metal1图层； (7) 设计规则检查；(8) 检查错误； (9) 修改错误； (10)截面观察； 2、绘制NMOS布局图： (1) 新增NMOS组件；(2) 编辑NMOS组件；(3) 设计导览； 3、绘制反相器布局图： (1) 取代设定；(2) 编辑组件；(3) 坐标设定；(4) 复制组件；(5) 引用nmos组件；(6) 引用pmos组件；(7) 设计规则检查；(8) 新增PMOS基板节点组件；(9) 编辑PMOS基板节点组件；(10) 新增NMOS基板接触点； (11) 编辑NMOS基板节点组件；(12) 引用Basecontactp组件；(13) 引用Basecontactn 组件；(14) 连接闸极Poly；(15) 连接汲极；(16) 绘制电源线；(17) 标出Vdd 与GND节点；(18) 连接电源与接触点；(19) 加入输入端口；(20) 加入输出端口；(21) 更改组件名称；(22) 将布局图转化成T-Spice文件；(23) T-Spice 模拟； 4. 实验结果 nmos版图