视频信号处理系统中运动估计加速器模块基于SystemVerilog语言的验证(硕士论文)

硕士研究生学位论文

题目：视频信号处理系统中运动估计加速器模块基于

SystemVerilog语言的验证

姓名：方芳

学号： 10548399

院系：信息科学技术学院

专业：电子与通信工程

研究方向： SoC设计

导师姓名：王新安副教授

二00八年六月

版权声明

任何收存和保管本论文各种版本的单位和个人，未经本论文作者同意，不得将本论文转借他人，亦不得随意复制、抄录、拍照或以任何方式传播。否则，引起有碍作者著作权之问题，将可能承担法律责任。

摘要

本文对视频信号处理系统中运动估计加速器模块的功能实现算法进行了一定程度的分析与研究，通过分析当今业界主要应用的验证技术，结合公司的实际情况选用了先进的验证方法，在EDA工具的支持下对运动估计加速器模块进行了全面的功能性验证。文中还详细剖析了芯片验证环境，这是一个运用SystemVerilog语言的仿真环境，利用总线功能模型（BFM）实现总线操作，使得验证在事务级（transaction level）进行，大大提高了验证的效率及可复用性。

本文针对运动估计加速器模块设计了足够的验证case，覆盖了模块的各项功能，并运用SystemVerilog搭建了高效的验证平台，通过Perl脚本对整个验证架构中进行仿真管理与控制，实现了对C_model的实时调用、输入参数的随机生成以及输出数据的实时比对等自动化功能。此外还与其他验证工程师合作搭建了视频信号处理系统的联合仿真平台，该平台实现了视频信号处理中所有模块的系统级验证。此外，对视频信号处理系统还进行了FPGA 验证，作为对基于仿真的验证的有效补充。网表（netlist）设计完成以后还进行了post-layout simulation（后仿真），对芯片设计部门而言是流片前签发的最后一个环节。

本文还通过先进的EDA工具及芯片仿真环境的支持，对运动估计加速器模块代码覆盖率进行了统计分析。对运动估计加速器模块的验证通过了展讯公司模块验证的评审流程，被认为是充分的。实践表明，本文所采用的验证方法和结构是适合SC8800E芯片项目开发的，具有灵活性好、效率高、可复用性强等优点。

关键词：系统级芯片，SystemVerilog，SystemVerilog验证方法学

Abstract

SystemVerilog based verification of MEA module in video signal

processing system

Fang Fang (Electronic and communication)

Directed by Wang Xinan

In this paper, the MEA module algorithm is analyzed and researched to some extent. In addition，through studying the popular verification techniques in IC industry，the whole functional verification for MEA module in TD-SCDMA/GSM chip SC8800E is completed, with the use of advanced verification methodology and the support of EDA tools. The verification environment platform in the chip level for MEA is also detailed in this paper. This is a multi-language simulation environment using Verilog, SystemVerilog, etc. The bus function is implemented by using the reusable BFM (Bus Functional Model), so that the verification work can carry out at the higher level more efficiently.

Also, in this paper, there are enough test cases designed for MEA module verification, which aim at covering all the features of the design. The verification platform is described using SystemVerilog, and Perl script is used to control the whole simulation in the verification structure, so that reference model in C_model can be called on the fly, the input parameters can be generated randomly and the output data can compared with the expected data automatically. Besides, with the other verification engineers’team work, a simulation platform for image signal processing system has been built up. This platform implemented the system level verification of all ISP modules. Moreover, the verification of MEA module is also implemented with FPGA verification as an effective supplementary of simulation-based verification. After the design of netlist, post-layout simulation is also done, which is the last sign-off step before taping the chip out for chip design department.

With the support of advanced EDA tools and chip level verification environment, in this paper, the code coverage analysis and statistic job for MEA

module are also done. The MEA module verification has passed the quality review flow for module verification in Spreadtrum Communications, Inc. All those indicate that the verification method and structure described in this paper are highly flexible，efficient，and reusable，thereby suitable for application in SC8800E chip project development.

Keywords: SoC (System-on-Chip), SystemVerilog, VMM for SystemVerilog (Verification Methodology Manual for SystemVerilog)

目录

摘要 ................................................................................................................................... I Abstract ............................................................................................................................. I I 目录 ................................................................................................................................ IV 图目录 ........................................................................................................................... V II 表目录 .......................................................................................................................... V III 第一章绪论 .. (1)

1.1课题背景 (1)

1.2本文的主要工作及贡献 (2)

1.3章节安排 (3)

第二章视频信号处理系统中运动估计加速器模块的算法及其硬件实现概述 (4)

2.1运动估计简介 (4)

2.2算法简介[3] (4)

2.2.1 基于块的运动估计 (5)

2.2.2 整像素的运动估计 (5)

2.2.3 INTRA/INTER模式选择 (6)

2.2.4 半像素搜索 (6)

2.2.5 16x16/8x8预测模式选择 (7)

2.2.6 快速搜索算法 (7)

2.3硬件实现 (10)

2.4本章小结 (11)

第三章SoC验证方法学简介 (12)

3.1 SoC设计挑战 (12)

3.1.1 系统设计方法[4] (12)

3.1.2 深亚微米效应 (13)

3.1.3 IP集成 (13)

3.2 SoC验证流程 (13)

3.3 常用验证技术分类[5] [6] (15)

3.3.1 静态技术 (15)

3.3.2 仿真技术 (16)

3.3.3 硬件加速和原型验证 (16)

3.4 验证平台策略 (17)

3.5 本章小结 (19)

第四章 SystemVerilog语言简介 (21)

4.1 SystemVerilog的特征 (21)

4.1.1 接口(interface) (22)

4.1.2 全局声明和语句 (22)

4.1.3 时间单位和精度 (22)

4.1.4 抽象数据类型 (23)

4.1.5 断言 (24)

4.2 SystemVerilog验证方法学介绍[13] (24)

4.2.1 验证面临挑战 (24)

4.2.2 SystemVerilog验证技术 (25)

4.2.3 产生带约束随机仿真 (25)

4.2.4 覆盖率驱动验证 (26)

4.2.5 断言 (27)

4.3 基于SystemVerilog的验证平台架构 (28)

4.3.1 分层验证平台结构 (28)

4.3.2 自顶向下和自底向上 (29)

4.3.3 结果检查 (30)

4.3.4 覆盖率驱动验证执行 (31)

4.3.5 使用形式分析 (32)

4.3.6 产生可重用验证IP (32)

4.4 本章小结 (33)

第五章MEA验证平台及流程 (34)

5.1 验证环境介绍 (34)

5.1.1 SC8800E芯片验证环境 (34)

5.1.2 模块验证平台的顶层结构 (36)

5.2 MEA模块验证平台的结构规划 (37)

5.2.1 验证方法与总体结构 (37)

5.2.2 仿真架构的设计 (38)

5.3 MEA模块验证平台的设计实现 (38)

5.3.1 待测功能列表 (38)

5.3.2 配置文件 (39)

5.3.3 数据文件 (40)

5.3.4文件列表 (41)

5.3.5 编程指南 (41)

5.3.6 回归分析 (42)

5.4 基于SystemVerilog的总线功能模型 (42)

5.5 与模块相关的顶层验证 (43)

5.5.1 SystemVerilog描述的中断处理程序 (43)

5.5.2模块间联合仿真 (44)

5.6 FPGA验证 (45)

5.7 后仿真 (45)

5.8 覆盖率分析 (46)

5.8.1 VCS工具Coverage Metrics简介 (46)

5.8.2仿真脚本 (47)

5.8.3覆盖率统计报告 (47)

5.9 本章小结 (48)

第六章结论与展望 (49)

参考文献 (51)

北京大学学位论文原创性声明和使用授权说明 (52)

致谢 (53)

图目录

图2.1 运动估计 (5)

图2.2 双线性插值方式 (7)

图2.3 DS算法的搜索方式 (9)

图2.4 MEA的硬件架构 (10)

图3.1 SoC设计及验证流程 (14)

图3.2 高级分层的验证平台结构图 (19)

图4.1 自动测试相对于直接测试有更高效率 (26)

图4.2 分层验证平台结构 (29)

图4.3 高层次验证平台单元更早验证事务级模型 (30)

图4.4 具有通用接口协议验证IP重用到新项目 (33)

图5.1 MEA验证平台总体结构 (37)

图5.2 MEA模块仿真架构 (38)

表目录

表5.1 仿真控制脚本sim_design.pl的常用选项 (35)

表5.2 运动估计加速器模块的待测功能列表 (39)

表5.3 配置文件参数设置描述 (40)

表5.4 验证平台文件列表 (41)

表5.5 运动估计加速器模块代码覆盖率统计报告 (47)

视频信号处理系统中运动估计加速器模块基于

SystemVerilog语言的验证

第一章绪论

1.1课题背景

TD-SCDMA是时分－同步码分多址（time-division, synchronous code division multiple access）的简称。这是我国自主提出并得到ITU(International Telecommunication Union)及3GPP(3 Generation Partnership Project)承认的第三代移动通信国际标准，也是百年电信史上的第一个中国标准。这一标准的提出，打破了国外发达国家对技术标准的垄断，为振兴通信行业，发展民族产业提供了契机[1]。

TD-SCDMA是世界上第一个采用时分双工（TDD）方式和智能天线技术的公众陆地移动通信系统，也是唯一采用同步CDMA（SCDMA）技术和低码片速率（LCR）的第三代移动通信系统，它采用不需配对频率的TDD双工模式，以及FDMA/TDMA/CDMA 相结合的多址接入方式，同时使用1.28Mc/s的低码片速率，扩频带宽为1.6MHz[2]。随着无线带宽和手机处理能力不断的增强，手机已经从纯粹的语音通信发展到多媒体、娱乐终端等功能的数字个人娱乐和通信终端，这些新功能和新服务对手机设计带来极大的挑战。本课题从视频信号处理系统模块实现等多个方面阐述这些变革对手机设计带来的新要求和对应的解决方案。

展讯通信有限公司是国内主要的手机核心芯片开发商，目前，其自主研发的GSM/GPRS手机核心芯片已成功产业化，产品已涵盖了从普通手机到高档多媒体手机市场。展讯的客户不仅包括国内主流手机制造商在内的40余家企业，同时其产

品还远销东南亚等地。展讯还积极开展中国自己的第三代移动通信标准 TD-SCDMA 的手机核心芯片研发工作，于2004年6月成功开发了世界首颗TD-SCDMA手机基带处理芯片SC8800D，这是我国集成电路设计及无线通讯行业的重大突破。本课题结合展讯公司第二代TD-SCDMA/GSM双模基带系统芯片SC8800E项目，在项目设计开发过程中完成了对运动估计模块的验证工作。

运动估计模块是展讯公司第二代TD-SCDMA手机基带系统芯片视频信号处理系统中的一个子块，用来预测下一帧图像以减少需传输的数据量、加快视频的播放速度，因而是影响视频信号处理质量的关键。

1.2本文的主要工作及贡献

验证一直是集成电路设计中非常关键的一环，特别在集成电路设计进入SoC （即片上系统：System-on-Chip）时代的今天，对于超大规模、包含大量嵌入式软件的SoC芯片而言，这一过程与以往相比需要耗费更多的时间和精力。目前在工业界，芯片的功能验证能力还远远落后于设计能力，往往成为大规模芯片设计的瓶颈。因此研究适用于SoC时代的先进高效的验证方法，对于提高验证效率、加速验证流程，以及加快产品面世步伐具有重要意义。

本文的主要工作是对SC8800E芯片中MEA（即运动估计加速器：Motion Estimation Accelerator）模块进行全面的功能性验证。通过Verilog语言来完成该模块的RTL描述并实现其功能，通过归纳MEA模块的功能和模块设计接口，分析了当前IC设计业界主要应用的验证方法，并结合展讯公司的项目开发实际情况，采用SystemVerilog作为主要验证语言，为MEA算法的硬件实现模块搭建一个设计灵活且可配置的自动化验证平台，通过实时调用RM模型(即参考模型：Reference Model)，即公司算法部门提供的C_model算法模型，实现运算参数的随机产生，输入数据的实时生成，以及输出数据的实时自动比对。该平台主要是采用SystemVerilog验证语言和Perl脚本语言，集成在展讯公司ASIC部门验证组的SC8800E芯片验证环境中，通用仿真工具VCS实现Verilog与SystemVerilog 的联合仿真，从而验证了MEA在各种可能模式下的工作，验证中利用了SystemVerilog的面向对象特性和包括时序在内的强大功能，实现了将验证抽象层

次提高到事务级(transaction level)，提高了验证效率；还使用了SystemVerilog 描述的中断处理程序，实现了系统级的模块验证。为了达到覆盖到全部的功能和绝大部分代码的目标，在详细分析了模块的功能以及于设计人员充分沟通之后，针对每一项功能设计与之对应的不同类型的验证case（即验证用例），验证结束后得出的覆盖率报告统计表明了验证的全面性。此外，为了更好的保证MEA模块的功能正确性，也在快速原型验证（rapid prototyping）方面也做了一定的工作。在芯片流片之前，为了保证时序无误，将版图布局布线后的寄生参数提取出来，反标到设计的网表(netlist)上进行后仿真（post-layout simulation）。借助先进的验证语言和EDA工具，借鉴新的验证方法，本文成功地采用上述验证平台和手段实现了对MEA模块的充分验证，并进行了覆盖率分析。

1.3章节安排

本文第2章对视频信号处理系统中运动估计加速器模块的算法及其硬件实现进行了介绍。第3章主要介绍目前IC业界占主流地位的SoC验证方法学理论，随后的第4章简要介绍了新的建模和仿真语言SystemVerilog。第5章详细阐述了基于芯片验证顶层环境的MEA验证平台及流程，包括芯片验证环境介绍、模块验证平台的结构规划及具体设计实现、基于SystemVerilog的验证和后仿真，并对MEA 模块的代码覆盖率进行了一定的统计分析，给出了覆盖率统计报告。最后，第6章总结了本文的结论以及展望，随后是参考文献。

第二章视频信号处理系统中运动估计加速器模块的算

法及其硬件实现概述

2.1运动估计简介

手机基带芯片的视频信号处理系统在视频编码这个通路主要是处理从摄像头传过来的视频流。其中运动估计用来确定和消除存在于视频流中不同图片之间的时间冗余。当运动估计搜索是根据过去方向的图片，那么被编码的图片称为“P帧图片”，当搜索是根据过去和将来两种方向的图片，那么被编码的图片被称为“B 帧图片”。

运动估计是去除视频序列相邻帧之间冗余信息的有效方法，对整个视频编码效果有重要的影响。

运动估计使用于帧间编码方式时，通过参考帧图像产生对被压缩图像的估计。运动估计的准确程度对帧间编码的压缩效果非常重要。如果估计作的好，那么被压缩图像与估计图像相减后只留下很小的值用于传输。运动估计以宏块为单位进行，计算被压缩图像与参考图像的对应位置上的宏块间的位置偏移。这种位置偏移是以运动向量来描述的，一个运动向量代表水平和垂直两个方向上的位移。运动估计时，P帧和B帧图像所使用的参考帧图像是不同的。P帧图像使用前面最近解码的I帧或P帧作参考图像，称为前向预测；而B帧图像使用两帧图像作为预测参考，称为双向预测，其中一个参考帧在显示顺序上先于编码帧(前向预测)，另一帧在显示顺序上晚于编码帧(后向预测)，B帧的参考帧在任何情况下都是I帧或P帧。

2.2算法简介[3]

在MPEG-4视频编码中，运动估计相当耗时，对编码的实时性影响很大，因此

这里特别强调快速算法。

2.2.1 基于块的运动估计

运动估计方法主要有像素递归法和块匹配法两大类，前者复杂度很高，实际中应用较少，后者则在H.263和MPEG 中广泛采用。块匹配法即在参考帧中搜索一块与目前的宏块最相符的16x16的点。参考帧就是的当前帧的前一帧的重构帧。在参考帧的搜索范围内、以相当于当前宏块所在的位置为中心，搜索到的最接近匹配标准的16x16区域即被认为是“最优匹配”。

图2.1 运动估计

由于计算简单、不需要乘法运算，因此绝对误差和(Sum of Absolute Difference, SAD) 准则是最被广泛采用的匹配准则。

∑∑-=-=-=1010|

|N i N j ij ij R C SAD

其中, C ij 和R ij 分别是当前帧和参考帧中的相同的点。

2.2.2 整像素的运动估计

8x8块和16x16块的向量都由相同的搜索算法得出。8x8块的向量只比16x16块的向量多了很少一部分计算。

在计算8x8块的向量时，作为比较用的SAD 16(0, 0)必须要先减去一个值：

)12/()0,0()0,0(1616+-=B N SAD SAD

其中, N B = 在当前宏块中的像素个数。

拥有最小的SAD 16的(x, y)的(x, y)点将作为16x16块整像素点的运动向量

（Motion Vector, MV ）。相应的SAD 是SAD 16 (x, y)。同样地，拥有最小的SAD 8(x, y)的(x, y)点将分别作为4个8x8块的运动向量。

宏块中8x8块的SAD ：

∑=?K K y x SAD SAD 188)

,(

其中 0

接下来的规则是，SAD inter = min(SAD 16(x, y), SAD Kx8)。

8x8块的搜索并不是用完全搜索，而是在以16x16块的向量为中心、±2 个像素的搜索窗内搜索。

2.2.3 INTRA/INTER 模式选择

在整像素的运动估计之后，编码器将选择在编码时用INTRA 或者INTER 预测。在决定INTRA 还是INTER 时需计算以下这些参数：

C

Nc j i N original mean MB /)(_1

1∑===

∑==-=

16,161,1|_|j i mean MB original A

其中，N C 是宏块内的像素个数。

当以下条件满足时，将选择INTRA 模式：A < (SAD inter -2*N B )

如果用到了SAD 16(0, 0)，该值应该是如前所述减过以后的值。

如果选择了INTER 模式，将继续在该点附近作半像素的运动搜索。

2.2.4 半像素搜索

在16x16块和8x8块的向量计算中会用到半像素搜索。它用到了前一个重构宏

块的亮度分量。搜索范围是目标矩阵的±1半像素。对于16x16块的搜索来说，零向量SAD ，即SAD(0, 0)，需要减N B /2+1。

半像素值通过图 2.2所示的插值方式得出，即双线性插值。参数rounding_control 的值由宏块头的rounding_type 位给出。注意在填补区域外面的点不能用于插值。

图2.2 双线性插值方式

2.2.5 16x16/8x8预测模式选择

16x16模式的最小SAD （如果是(0, 0)点则已经减去N B /2+1）：

SAD 16(x, y)

8x8模式的整个宏块的SAD ：

∑=K Kx y x SAD SAD 188)

,(

其中，0

接下来的规则是：

如果)12/(168+-

SAD 就选择8x8预测模式，否则就选择16x16预测模式。

2.2.6 快速搜索算法

最简单、最可靠的方法是全搜索法（Full Search, FS ），但计算量太大，不便

于实时实现。因此快速搜索法应运而生，主要有交叉搜索法、二维对数法和钻石搜索法，其中钻石搜索法被MPEG-4校验模型（Verification Model, VM）所采纳，下面详细介绍。

钻石搜索（Diamond Search, DS）法以搜索模板形状而得名，具有简单、鲁棒、高效的特点，是现有性能最优的快速搜索算法之一。其基本思想是利用搜索模板的形状和大小对运动估计算法速度及精度产生重要影响的特性。在搜索最优匹配点时，选择小的搜索模板可能会陷入局部最优，选择大的搜索模板则可能无法找到最优点。因此DS算法针对视频图像中运动矢量的基本规律，选用了两种形状大小的搜索模板。如图2.3所示。(a)所示的模板称为大钻石搜索模板（Large Diamond Search Pattern, LDSP），有9个搜索点；(b)所示的模板称为小钻石搜索模板（Small Diamond Search Pattern, SDSP），有5个搜索点。首先计算LDSP中每个点的SAD，下一步如何做取决于哪一个点的SAD最小。如果LDSP的中心点的SAD最小，那么下一步就是计算SDSP中每个点的SAD并找出最小的那个点。如果是在LDSP边缘上的某个点的SAD最小，那么那个点将成为新的LDSP的中心，并且继续搜索。直到本次搜索SAD最小的那个点出现在的LDSP的中心，接着就以这个最小误差点为中心，以SDSP为新的搜索模板进行最后一轮搜索，并将最后一轮搜索中SAD最小的那个点作为最佳匹配点。由于LDSP步长大，因而搜索范围广，可实现粗定位，使搜索不会陷于局部最小，当粗定位结束后，可认为最优点就在LDSP 周围8个点所围菱形区域中。然后再使用小钻石搜索模板来实现最佳匹配块的准确定位，以不产生较大起伏，从而提高运动估计精度。

通常，运动向量总是高度集中在搜索窗口的中心附近。这对于物体作缓慢运动的视频序列来说更加明显，因为静止块和缓慢运动块占主导地位。运动向量的中心偏移特性提示了在窗口内不用对所有的点进行搜索，只需要对窗口中心附近的那些点进行搜索就能快速搜索到最佳匹配块。因此，搜索模板都是以窗口中心为中心对称的，其形状和大小共同决定了搜索的速度和性能。

在运用钻石搜索算法的时候，要注意下面三点：

1. 所有的搜索点必须在搜索窗口内，当待搜索的点超过窗口的边界时，算法将不采用这些点。

2. 在连续使用LDSP进行搜索时，待搜索的点有部分重叠。若用前一个LDSP

搜索得到的最小误差点位于LDSP的4个角之一时，则下一个搜索只需要在LDSP 剩下的5个点进行；若出现在LDSP边上的中点，只需要在LDSP剩下的3个点进行搜索。这样就大大减少了搜索点数，从而大大提高搜索速度。

3. 算法中并没有限制使用LDSP搜索的次数，这样可能会因等待最小误差点出现在模板的中心而使搜索次数大大增加。在这样的情况下，我们采用设置合适的搜索边框来强制搜索结束。

(a) LDSP

(b) SDSP(c) The Vector has been found out at the fifth step.

图2.3 DS算法的搜索方式

最小邻近搜索（Nearest Neighbours Search, NNS）是一种快速运动估计算法，它的计算复杂度较低，但是它在MPEG-4格式中与全搜索的效果差不太多。在MPEG-4图像中，每个块或者宏块的运动向量是单独编码的。根据前面编码的相邻块的向量计算出一个预测向量，然后传送当前向量和预测向量之间的差值（MVD）。最小邻近搜索运用了实际向量与预测向量之间的联系，因此能将MVD减到最小。首先计算(0, 0)点的SAD，然后搜索的初始点将设在预测向量所在的点，并且计算周围的在钻石模板内的点的SAD。下一步如何做取决于哪一个点的SAD最小。如果是(0, 0)点或者处于钻石模板中心的点的SAD最小，那么搜索结束。如果是钻石模板边缘上的某个点的SAD最小，那么那个点将成为新的钻石模板的中心，并且继续搜索，直到本次搜索SAD最小的那个点出现在钻石模板的中心。

2.3硬件实现

图2.4 MEA的硬件架构[3]

MEA作为slave挂在AHB总线上。VDB master从SDRAM读源帧或者参考帧的数据然后把它写入相应的buffer里。软件将会解析AHB slave里的寄存器信息，同时查询MEA的工作状态并将结果读回。为了使整个编码处理能流水线工作，Source Buffer和Out Buffer采用ping-pang buffer（即2个buffer相互toggle，也就是说1个buffer接收到数据之后，cpu来分析这个buffer数据时，toggle这个位，这样在来数据的时候，数据将放在第2个buffer里面，而不影响你的第一个buffer 的内容）。

PE Array 模块包括8个处理单元，每一个都可以计算在一个搜索点上的5个SAD值（一个是16x16搜索模式下的SAD，另外四个是8x8搜索模式下的SAD）。当所有的处理单元都计算完之后，有最小SAD值的那个单元的ID和SAD值将会输出给MEA_CTL 模块。

MEA_CTL模块负责把从PE Array得到的PE ID传给Reference Buffer中的二维地址并产生相应的控制信号给其他的模块。MEA_CTL模块采用两组地址计数器来产生Reference Buffer、Source Buffer和Out Buffer的地址。

从Reference Buffer 传过来的数据将会首先通过Bilinear模块做半取样插值