grlib说明文档中文版

5GRLIB design concept

5.1introduction

GRLIB是一个可重用IP Core的集合，并分成了多个VHDL库。每一个库提供了特定厂商的元件或者一系列共享的功能或接口。在GRLIB设计中使用的数据结构和元件声明都是通过库指定的VHDL包来输出的。

GRLIB是基于AMBA AHB和APB片上总线的，并把该总线用作标准的互联接口。AHB/APB总线的实现是与AMBA-2.0相兼容的，并附加了额外的“sideband”（边带）信号。这些边带信号的有三个用途：automatic address decoding，interrupt steering和device identification（a.k.a plug&play support）。根据AHB/APB 信号的功能，GRLIB的库把这些信号以VHDL records的形式组合在一起。GRLIB AMBA包的源文件在lib/grlib/amba/下。

所有的GRLIB core都使用同样的data structures来声明AMBA接口，这样相互之间的连接就很容易了。GRLIB库还包含了一个AHB bus controller和一个AHB/APB bridge，借助这两个模块，可以很快组装成一个全功能的AHB/APB的系统。

下面的部分将描述AMBA总线是怎么实现的以及怎样用GRLIB来建一个SOC设计。

5.2AMAB AHB on-chip bus

5.2.1General(概述)

AMBA Advanced High-performance Bus(AHB)是一个multi-master的总线，可以以high data rate and/or variable latency的形式来互连各单元。图5就是一个概念图。图中连在总线上的单元分为masters（主）和slaves（客），并都受一个全局的总线仲裁器（global bus arbiter）控制。

由于AHB总线是复用的（而不是三态的），更正确的总线与单元互连示图可以参考图6。每一个master驱

动了一系列以VHDL record形式的组合在一起的信号HMSTO。当前总线master的输出record被总线复用器选中并被送到所有AHB slaves的input record(ahbsi)。被激活的slave的output record(ahbso)被总线复用器(bus multiplexer)选中并输出到所有的masters。一个组合的bus arbiter,address decoder and bus multiplexer 控制着哪个master和slave会被选中。

5.2.2AHB master interface

AHB master的inputs、outputs都定义成VHDL record type形式，都以GRLIB AMBA库中TYPES package 的形式输出：

--AHB master inputs

Type ahb_mst_in_type is record

hgrant:std_logic_vector(0to NAHBMST-1);--bus grant

hready:std_ulogic;--transfer done

hresp:std_logic_vector(1downto0);--response type

hrdata:std_logic_vector(31downto0);--read data bus

hcache:std_ulogic;--cacheable

hirq:std_logic_vector(NABIRQ-1downto0);--interrupt result bus

end record;

--AHB master outputs

type ahb_mst_out_type is record

hbusreq:std_ulogic;--bus request

hlock:std_ulogic;--lock request

htrans:std_logic_vector(1downto0);--transfer type

haddr:std_logic_vector(31downto0);--address bus(byte)

hwrite:std_ulogic;--read/write

hsize:std_logic_vector(2downto0);--transfer size

hburst:std_logic_vector(2downto0);--burst type

hprot:std_logic_vector(3downto0);--protection control

hwdata:std_logic_vector(31downto0);--write data bus

hirq:std_logic_vector(NAHBIRQ-1downto0);--interrupt bus

hconfig:ahb_config_type;--memory access reg.

hindex:integer range0to NAHBMST-1;--diagnostic use only

end record;

record type中的信号与AMBA2.0规范中AHB master的相应信号一致，但附加了四个边带信号：HCACHE,HIRQ,HCONFIG,HINDEX。GRLIB中一个典型的AHB master定义如下：

library grlib;

use grlib.amba.all;

library ieee;

use ieee.std_logic.all;

entity ahbmaster is

generic(

hindex:integer:=0);--master bus index

port(

reset:in std_ulogic;

clk:in std_ulogic;

hmsti:in ahb_mst_in_type;--AHB master inputs

hmsto:out ahb_mst_out_type--AHB master outputs

);

end entity;

输入record（HMSTI）接到各masters，当中包括对全部masters的bus grant（总线允许）信号HMSTI.HGRANT。因此，一个AHB master必须使用一个generic（常量）来指定具体的哪一根HGRANT是要用的。这个generic 的type是integer，通常叫作HINDEX(参见上面的例子)。

5.2.3AHB slave interface

与AHB master的接口类似，AHB slaves的inputs和outputs也是定义成两个VHDL的records types: --AHB slave inputs

type ahb_slv_in_type is record

hsel:std_logic_vector(0to NAHBSLV-1);--slave select

haddr:std_logic_vector(31downto0);--address bus(byte)

hwrite:std_ulogic;--read/write

htrans:std_logic_vector(1downto0);--transfer type

hsize:std_logic_vector(2downto0);--transfer size

hburst:std_logic_vector(2downto0);--burst type

hwdata:std_logic_vector(31downto0);--write data bus

hprot:std_logic_vector(3downto0);--protection control

hready:std_ulogic;--transfer done

hmaster:std_logic_vector(3downto0);--current master

hmastlock:std_ulogic;--locked access

hbsel:std_logic_vector(0to NAHBCFG-1);--bank select

hcache:std_ulogic;--cacheable

hirq:std_logic_vector(NAHBIRQ-1downto0);--interrupt result bus

end record;

--AHB slave outputs

type ahb_slv_out_type is record

hready:std_ulogic;--transfer done

hresp:std_logic_vector(1downto0);--response type

hrdata:std_logic_vector(31downto0);--read data bus

hsplit:std_logic_vector(15downto0);--split completion

hcache:std_ulogic;--cacheable

hirq:std_logic_vector(NAHBIRQ-1downto0);--interrupt bus

hconfig:ahb_config_type;--memory access reg.

hindex:integer range0to NAHBSLV-1;--diagnostic use only

end record;

上面record中的信号与AMBA2.0规范中AHB slaves中对应的信号是一致的，额外附加了五个边带信号：HBSEL，HCACHE，HIRQ，HCONFIG，HINDEX。GRLIB中典型的AHB slave定义如下：

library grlib;

use grlib.amba.all;

library ieee;

use ieee.std_logic.all;

entity ahbslave is

generic(

hindex:integer:=0);--slave bus index

port(

reset:in std_ulogic;

clk:in std_ulogic;

hslvi:in ahb_slv_in_type;--AHB slave inputs

hslvo:out ahb_slv_out_type--AHB slave outputs

);

end entity;

input record(ahbsi)接到所有slaves，其中包括对所有slaves的选择信号ahbsi.hsel。因此一个AHB slave必须使用一个generic(常量)来指定具体哪一个hsel是需要使用的。这个generic是integer type，通常叫作HINDEX(参见上面的例子)。

5.2.4AHB bus control

GRLIB AMBA package提供了一个组合的AHB bus arbiter(ahbctrl),address decoder和bus multiplexer。它从AHB units接收ahbmo和ahbso，并且生成ahbmi和ahsi，如图6所示。bus arbitration function（总线仲裁功能单元）生成一个确定的ahbmi.hgrant，以指示下谁是总线的下一个bus master。address decording function（地址解码功能单元）将驱动一个ahbsi.hsel来指示选中的slave。bus multiplexer function（总线复用功能单元）将选择哪一个master将驱动ahbsi信号，以及哪一个slave将驱动shbmo信号。

5.2.5AHB bus index control

AHB master和slave的output records包含了一个边带（sideband）信号HINDEX。这个信号是用来verify(核实，保证)master或者slave是驱动正确的ahbso/ahbmo总线单元。用来选择正确的hgrant和hsel的generic

常量HINDEX是在ahbmo.hindex和ahbso.hindex中被驱动回来的。AHB controller然后核对接收到的HINDEX是否与bus index相等。如果一旦不匹配（相等）那么在仿真时就会产生一个error。

5.3AHB plug&play configuration

5.3.1General

AHB bus的GRLIB实现包含了一种机制用来提供对plug&play的支持。plug&play由三个部分组成：identification of attached units(masters and slaves)，address mapping of slaves,interrupt routing。每个AHB unit 的plug&play信息都由可配置的8个32bit-word组成。第一个word叫identification register，包含了device type和interrupt routing信息。最后的四个words叫bank address registers，包含了AHB slaves的address mapping信息。余下的三个words现在还没有规定，可以用来提供core-specific configuration information。

所有连接上的AHB units的plug&play信息以read-only table的形式出现在AHB的固定地址上，通常是0xFFFFF000。AHB masters的configuration records的地址范围是0xFFFFF000-0xFFFFF800，而slaves的configurationn records的地址范围是0xFFFFF800-0xFFFFFFFC。由于每个record占用了8个words(32bytes)，因而这个table的空间可以最多提供给64个masters和64个slaves。一个plug&play操作系统（或其它工具）可以扫描configuration table并自动检测到：哪些units是连在AHB bus上、它们是怎么配置的，它们（slaves）located在哪里。

每个AHB unit的configuration record是通过HCONFIG信号送到AHB bus controllers的。bus controller自动生成configuration table，并且在预定的地址（default0xFFFFF000）生成一个read-only Memory存储区域。由于configuration information是固定的,因此它可以用一小段ROM或用一些门来有效地实现。在WORK.DEBUG package中有一个debug模块（ahbreport）可以用来在仿真时打印configuration table输出到console，这对于debugging是非常有用的。下面是一个典型的仿真例子：

VSIM1>run

..

#LEON3Actel PROASIC3-1000Demonstration design

#GRLIB Version1.0.16,build2460

#Target technology:proasic3,memory library:proasic3

#ahbctrl:AHB arbiter/multiplexer rev1

#ahbctrl:Common I/O area disabled

#ahbctrl:AHB masters:2,AHB slaves:8

#ahbctrl:Configuration area at0xfffff000,4kbyte

#ahbctrl:mst0:Gaisler Research Leon3SPARC V8Processor

#ahbctrl:mst1:Gaisler Research AHB Debug UART

#ahbctrl:slv0:European Space Agency Leon2Memory Controller

#ahbctrl:memory at0x00000000,size512Mbyte,cacheable,prefetch

#ahbctrl:memory at0x20000000,size512Mbyte

#ahbctrl:memory at0x40000000,size1024Mbyte,cacheable,prefetch

#ahbctrl:slv1:Gaisler Research AHB/APB Bridge

#ahbctrl:memory at0x80000000,size1Mbyte

#ahbctrl:slv2:Gaisler Research Leon3Debug Support Unit

#ahbctrl:memory at0x90000000,size256Mbyte

#apbctrl:APB Bridge at0x80000000rev1

#apbctrl:slv0:European Space Agency Leon2Memory Controller

#apbctrl:I/O ports at0x80000000,size256byte

#apbctrl:slv1:Gaisler Research Generic UART

#apbctrl:I/O ports at0x80000100,size256byte

#apbctrl:slv2:Gaisler Research Multi-processor Interrupt Ctrl.

#apbctrl:I/O ports at0x80000200,size256byte

#apbctrl:slv3:Gaisler Research Modular Timer Unit

#apbctrl:I/O ports at0x80000300,size256byte

#apbctrl:slv7:Gaisler Research AHB Debug UART

#apbctrl:I/O ports at0x80000700,size256byte

#apbctrl:slv11:Gaisler Research General Purpose I/O port

#apbctrl:I/O ports at0x80000b00,size256byte

#grgpio11:8-bit GPIO Unit rev0

#gptimer3:GR Timer Unit rev0,8-bit scaler,232-bit timers,irq8

#irqmp:Multi-processor Interrupt Controller rev3,#cpu1

#apbuart1:Generic UART rev1,fifo1,irq2

#ahbuart7:AHB Debug UART rev0

#dsu3_2:LEON3Debug support unit+AHB Trace Buffer,1kbytes

#leon3_0:LEON3SPARC V8processor rev0

#leon3_0:icache1*2kbyte,dcache1*2kbyte

5.3.2Device identification

Register域)AHB总线上的unit，这三个field分别是：the vendor ID（厂商ID）、the device ID（设备ID）以及version number（版本号）。Vendor ID是分给IP厂商或组织独一无二的一组号码。Device ID是厂商用来区别IP core而给出的特定号码。但device ID与core的功能没有关系。Version number用来（从功能上）区分unit的不同版本。

Vendor IDs是在每个厂商库的一个package中声明的，这个package通常叫DEVICES。Vendor IDs是由Gaisler Research提供。下面是正在使用的ID：

Vendor ID

5.3.3Address decoding

GRLIB中AHB slaves的地址映射(address mapping)被设计成分布式的（distributed），也就是说，它不依赖于一个共享的静态地址解码器（a shared static address decoder）。因为共享的静态地址解码器的不灵活：一旦增加或删除一个slave，静态地址解码器就必须被修改。实现地址解码器（address decoder）的GRLIB AHB bus controller使用从slaves的HCONFIG上接收到的configuration information来自动slave的选择信号（HSEL）。这样，当在设计中添加或去除某个slave时，地址解码的功能就可以自动更新，而不用去手动修改。

每个slave在AHB上的地址域（address range）是由Bank Address Registers（RAR）定义的。地址解码(address decoding)是通过BAR中12-bit ADDR与AHB的部分地址（HADDR）两者之间进行比较来实现的。AHB总线定义了两种banks：AHB memory bank和AHB I/O bank。对这两种不同的类型，AHB的地址解码方法是不同的。

对于AHB memory banks，地址解码是通过比较BAR中12-bit ADDR与AHB地址的高12bit （HADDR[31:20]）是否相等来实现。如果相等，则产生相应的HSEL。这就意味着AHB memory bank最小的地址空间(address range)是1Mbyte。为了能够允许更大的地址空间（address range），可以只比较BAR 的MASK域中为1的位。因此，当下面的式子为真时，HSEL将会被生成：

((BAR.ADDR xor HADDR[31:20])and BAR.MASK)=0

举个例子：要解码在地址0X24000000处的16M Byte AHB memory bank，那么应该这样设置：ADDR＝0x240，MASK=0xFF0。注意：如果MASK＝0,那么这表示BAR不使能的，而不是表示占用AHB整个地址空间。

对于AHB I/O banks，地址解码是通过比较BAR中12-bit ADDR与12-bit AHB地址（HADDR[19:8]）是否相等来实现的。如果相等，则生成相应的HSEL。这意味着，AHB I/O bank的最小地址空间是256Byte。为了允许更大的地址空间，可以只比较BAR的MASK域中为1的位。因此，当下面的式子为真时，HSEL 将会被生成：

((BAR.ADDR xor HADDR[19:8])and BAR.MASK)=0

AHB地址的高12bit（HADDR[32：20]）始终固定为0xFFF，这样，可以有效地把所有的AHB I/O bank都放在0xFFF00000-0xFFFFEFFF地址空间内。作为一个例子，为了解码0xFFF24000处的4kByte AHB I/O bank，ADDR应该设成0x240，MASK设为0xFF0。注意：如果MASK=0，表BAR是非使能的，而不是表占整个AHB I/O address range。

在GRLIB中AHB slaves是通过generics(常量)来定义ADDR和MASK的值的。这样，当一个salve 一旦被实例化时可以立即选择它的地址空间，而不用去修改中央解码器（central decoder）或slave自己。下面是一个例子演示AHB RAM memory元件如何声明以及怎样实例化：

component ahbram

generic(

hindex:integer:=0;--AHB slave index

haddr:integer:=0;

hmask:integer:=16#fff#);

port(

rst:in std_ulogic;

clk:in std_ulogic;

hslvi:in ahb_slv_in_type;--AHB slave input

hslvo:out ahb_slv_out_type);--AHB slave output

end component;

ram0:ahbram

generic map(hindex=>1,haddr=>16#240#,hmask=>16#FF0#)

port map(rst,clk,hslvi,hslvo(1));

一个AHB slave可以最多拥有4个地址映射寄存器（address mapping registers），因此可以在AHB address space解码4个独立的空间。只要其中一个是被选域(any of the areas if selected)，HSEL就会被置位(asserted)。为了进一步区分到底是哪一个域，ahbsi record包含了一些额外的总线信号HBSEL[3:0]。如果BAR（3-0）中某一BAR使HSEL置位了，那么与该BAR对应的HBSEL[3:0]就会被置位。只有HSEL被置位了，HBSEL 才可用。例如，如果BAR1使HSEL置位了，那么HBSEL(1)将会与HSEL同时被置位。

5.3.4Cacheablity

在没有带MMU的处理器系统（processor-based systems）中，cacheable areas通常是由cache controllers 静态地定义的。LEON3processor利用AHB configuration records中的cacheablity信息，会自动地在synthesis 时建立一个cacheability table。通过这种方式，cacheability的设置总是反映了当前的配置（reflect the current configuration）。

对于带有MMU的处理器系统（processor-based systems），可以通过软件从configuration records中读出cacheability信息。这使得操作系统可以建立一个MMU page table，并在page table entiries中置位相应的cacheable-bits。

5.3.5Interrupt steering（中断控制方式）

GRLIB通过添加32根双向interrupt signals(HIRQ)到AHB总线，来提供一种统一的中断处理机制（a unified interrupt handling scheme）。AHB master或者slave都可以读取任何一根中断信号（any of the interrupts）。

每个master的输出向量ahbmo.hirq都包含了32个interrupt signals。因此每个AHB master都必须使用

一个generic(常量)来指定要驱动的HIRQ。这个generic是integer type的，通常叫HIRQ（参见下面的例子）。component ahbmaster is

generic(

hindex:integer:=0;--master index

hirq:integer:=0);--interrupt index

port(

reset:in std_ulogic;

clk:in std_ulogic;

hmsti:in ahb_mst_in_type;--AHB master inputs

hmsto:out ahb_mst_out_type--AHB master outputs

);

end component;

master1:ahbmaster

generic map(hindex=>1,hirq=>1)

port map(rst,clk,hmsti,hmsto(1));

这种机制也同样应用在了slave，salve的输出ahbso.hirq也包含了32个interrupt signals。因此每个AHB salve都必须使用一个generic(常量)来指定要驱动的HIRQ。这个generic是integer type的，通常叫HIRQ（参见下面的例子）。

component ahbslave

generic(

hindex:integer:=0;--slave index

hirq:integer:=0);--interrupt index

port(

rst:in std_ulogic;

clk:in std_ulogic;

hslvi:in ahb_slv_in_type;--AHB slave inputs

hslvo:out ahb_slv_out_type);--AHB slave outputs

end component;

slave2:ahbslave

generic map(hindex=>2,hirq=>2)

port map(rst,clk,hslvi,hslvo(1));

GRLIB中的AHB bus controller提供了中断结合（interrupt combining）。对于HIRQ中的每根信号，所有来自AHB masters的ahbmo.hirq与所有来自AHB slaves的ahbso.hirq都是由或门逻辑组合的（are logically OR-ed）。组合的结果既输出到ahbmi.hirq（输回到AHB masters），又输出到ahsi.hirq（输回到AHB slaves）。因此，AHB masters和slaves共享了同样的32根中断信号（share the same32interrupt signals）。

实现中断控制器(interrupt controller)的AHB unit可以监视组合中断向量（即可以是ahbsi.hirq也可以是ahbmi.irq）并产生适当的处理器中断（generate the appropriate processor interrupt）。