飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结.

锁相环设置.

公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1),

fbus=PLLCLK/2

void INIT_PLL(void)

{

CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环

PLLCTL &= 0x8F; //禁止锁相环

SYNR = 0xc9; //设置SYNR

REFDV = 0x81; //设置REFDV

PLLCTL |=0x70; //锁相环使能

asm NOP; asm NOP; //两个机器周期缓冲时间

while(!(CRGFLG&0x08)); //等待锁相环锁定

CLKSEL |= 0x80; //设置锁相环为时钟源

}

飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。总线频率设置过程

1、禁止总中断

2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率)在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2

3. PLLCTL_PLLON=1 打开PLL

4.设置SYNR时钟合成寄存器、REFDV时钟分频寄存器、POSTDIV三个寄存器的参数

5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定

6、while(!(CRGFLG_LOCK==1));//时钟校正同步

7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00VCO的频率与VCOFRQ[1:0]对应表

什么是锁相环呢？MCU的支撑电路一般需要外部时钟来给MCU提供时钟信号，而外部时钟的频率可能偏低，为了使系统更加快速稳定运行，需要提升系统所需要的时钟频率。这就得用到锁相环了。例如MCU用的外部晶振是16M的无源晶振，则可以通过锁相环PLL把系统时钟倍频到24M，从而给系统提供更高的时钟信号，提高程序的运行速度。51单片机，AVR单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。而XS128内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提供，当然，还有由XS128内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时，内部时钟电路就起作用了，也就是自时钟模式）。锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到。下面记一下怎样配置锁相环来设定想要的系统时钟。锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP都属于系统时钟与复位CRG 中的模块，固前面用到的寄存器，这里有些会再用到。在程序中配置锁相环的步骤如下：第一、禁止总中断；第二、寄存器CLKSEL的第七位置0，即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK，在PLL程序执行前，内部总线频率为OSCCLK/2。CLKSEL_PLLSEL=0时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2（OSCCLK 为外部晶振频率）。CLKSEL_PLLSEL=1时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。第三、禁止锁相环PLL，即PLLCTL_PLLON=0。当PLLCTL_PLLON=0时，关闭PLL电路。当PLLCTL_PLLON=1时，打开PLL电路。第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)

其中，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV分别为寄存器SYNR、REFDV中的值。这两个寄存器只有在PLLSEL=0时才能够写入（这里就是第二步的设置原因所在了）。第五、打开PLL，即PLLCTL_PLLON=1。第六、CRGFLG_LOCK位，确定PLL是否稳定。当锁相环PLL电路输出的频率达到目标频率的足够小的误差范围内时，LOCK位置1，此时说明PLLCLK已经稳定，可以作为系统的时钟了。该位在正常情况下为只读位。第七、PLLCLK稳定后，允许锁相环时钟源PLLCLK为系统提供时钟，即CLKSEL_PLLSEL=1。到这里，锁相环的设置就完毕了。如果想更灵活地配置系统时钟，就还得用到下面的寄存器了，下面逐一说说：1、CRGFLG_LOCKIF 锁相环的中断标志位。当系统时钟因为稳定或不稳定而导致LOCK位（上面已提到）变化时，该位置1。此时，如果CRGINT_LOCKIE=1，则产生中断。CRGINT_LOCKIE=1时，则允许产生锁相环锁定中断。CRGINT_LOCKIE=0时，则不允许。

2、CLKSEL_PLLWAI是等待模式PLL停止位。当CLKSEL_PLLWAI=1时，系统进入等待模式时，锁相环PLL停止工作。当CLKSEL_PLLWAI=0时，系统进入等待模式时，锁相环PLL仍然工作。下面顺便说一下与自时钟模式相关的几个寄存器：CRGFLG_SCMIF 自时钟模式中断标志位。当SCM位变化时，该位置1。此时，如果CRGINT_SCMIE=1，则产生中断。

CRGFLG_SCM 自时钟模式状态位。当晶振频率不稳定时，该位置1，系统会进入自时钟模式，系统的时钟将由自时钟模式下的时钟提供。CRGINT_SCMIE 自时钟模式中断的使能位。当CRGINT_SCMIE=1时，允许产生自时钟模式中断。当CRGINT_SCMIE=0时，不能产生自时钟模式中断。PLLCTL_SCME 自时钟模式使能位。在自时钟模式下，该位不能被清0。PLLCTL_SCME=1时，晶振时钟失灵系统将强制进入自时钟模式。当PLLCTL_SCME=0时，晶振失灵将导致时钟监控器复位。下面附一条锁相环的初始化程序; void MCUInit() {

DISABLE_INTERRUPTS; //(1)禁止总中断CLKSEL &= 0x7f; //(2)CLKSEL的第7位置0，选择系统时钟源为OSCCLK PLLCTL &= 0xbf; // (3)禁止PLL , PLLCTL.6(pllon)设为0;先关闭PLL SYNR = 0x01; //(4)根据需要的时钟频率设置SYNR和REFDV寄存器REFDV = 0x00; PLLCTL |= (1<<6); //(5)打开PLL , PLLCTL.6(pllon)设为1;开PLL while (( CRGFLG&0x08) == 0x00); //(6)通过判断LOCK位，//确定PLL是否稳定CLKSEL |= (1<<7); //(7)时钟频率稳定后，允许锁相环时钟源作为系统时钟源；//本句执行后:BusClock=PLLCLK/2 }

什么是锁相环呢？MCU的支撑电路一般需要外部时钟来给MCU提供时钟信号，而外部时钟的频率可能偏低，为了使系统更加快速稳定运行，需要提升系统所需要的时钟频率。这就得用到锁相环了。例如MCU用的外部晶振是16M的无源晶振，则可以通过锁相环PLL把系统时钟倍频到24M，从而给系统提供更高的时钟信号，提高程序的运行速度。51单片机，AVR单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。而XS128内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提供，当然，还有由XS128内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时，内部时钟电路就起作用了，也就是自时钟模式）。锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到。下面记一下怎样配置锁相环来设定想要的系统时钟。锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP都属于系统时钟与复位CRG 中的模块，固前面用到的寄存器，这里有些会再用到。在程序中配置锁相环的步骤如下：第一、禁止总中断；第二、寄存器CLKSEL的第七位置0，即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK，在PLL程序执行前，内部总线频率为OSCCLK/2。CLKSEL_PLLSEL=0时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2（OSCCLK 为外部晶振频率）。CLKSEL_PLLSEL=1时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。第三、禁止锁相环PLL，即PLLCTL_PLLON=0。

当PLLCTL_PLLON=0时，关闭PLL电路。当PLLCTL_PLLON=1时，打开PLL电路。第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)

其中，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV分别为寄存器SYNR、REFDV中的值。这两个寄存器只有在PLLSEL=0时才能够写入（这里就是第二步的设置原因所在了）。第五、打开PLL，即PLLCTL_PLLON=1。第六、CRGFLG_LOCK位，确定PLL是否稳定。当锁相环PLL电路输出的频率达到目标频率的足够小的误差范围内时，LOCK位置1，此时说明PLLCLK已经稳定，可以作为系统的时钟了。该位在正常情况下为只读位。第七、PLLCLK稳定后，允许锁相环时钟源PLLCLK为系统提供时钟，即CLKSEL_PLLSEL=1。到这里，锁相环的设置就完毕了。如果想更灵活地配置系统时钟，就还得用到下面的寄存器了，下面逐一说说：1、CRGFLG_LOCKIF 锁相环的中断标志位。当系统时钟因为稳定或不稳定而导致LOCK位（上面已提到）变化时，该位置1。此时，如果CRGINT_LOCKIE=1，则产生中断。CRGINT_LOCKIE=1时，则允许产生锁相环锁定中断。CRGINT_LOCKIE=0时，则不允许。

2、CLKSEL_PLLWAI是等待模式PLL停止位。当CLKSEL_PLLWAI=1时，系统进入等待模式时，锁相环PLL停止工作。当CLKSEL_PLLWAI=0时，系统进入等待模式时，锁相环PLL仍然工作。下面顺便说一下与自时钟模式相关的几个寄存器：CRGFLG_SCMIF 自时钟模式中断标志位。当SCM位变化时，该位置1。此时，如果CRGINT_SCMIE=1，则产生中断。CRGFLG_SCM 自时钟模式状态位。当晶振频率不稳定时，该位置1，系统会进入自时钟模式，系统的时钟将由自时钟模式下的时钟提供。CRGINT_SCMIE 自时钟模式中断的使能位。当CRGINT_SCMIE=1时，允许产生自时钟模式中断。当CRGINT_SCMIE=0时，不能产生自时钟模式中断。PLLCTL_SCME 自时钟模式使能位。在自时钟模式下，该位不能被清0。PLLCTL_SCME=1时，晶振时钟失灵系统将强制进入自时钟模式。当PLLCTL_SCME=0时，晶振失灵将导致时钟监控器复位。下面附一条锁相环的初始化程序; void MCUInit() {

DISABLE_INTERRUPTS; //(1)禁止总中断CLKSEL &= 0x7f; //(2)CLKSEL的第7位置0，选择系统时钟源为OSCCLK PLLCTL &= 0xbf; // (3)禁止PLL , PLLCTL.6(pllon)设为0;先关闭PLL SYNR = 0x01; //(4)根据需要的时钟频率设置SYNR和REFDV寄存器REFDV = 0x00; PLLCTL |= (1<<6); //(5)打开PLL , PLLCTL.6(pllon)设为1;开PLL while (( CRGFLG&0x08) == 0x00); //(6)通过判断LOCK位，//确定PLL是否稳定CLKSEL |= (1<<7); //(7)时钟频率稳定后，允许锁相环时钟源作为系统时钟源；//本句执行后:BusClock=PLLCLK/2 }

飞思卡尔单片机PLL时钟总线模块

分类：51|MSP430|XS128|DSP2010-11-01 16:381167人阅读评论(4)收藏举报要设定PWM模块首先要确定片内总线时钟，MC9S12XS系列单片机增加了时钟产生器模块，锁定内部频率更高的压控振荡器VCO频率，作为系统时钟，单片机的内部时钟可达80MHz，片内总线时钟可达

40MHz。

01.REFDV=0x07; //REFDIV=7

02.SYNR=0x53; //SYNDIV=19

03.while(LOCK!=1); //等待VCO稳定

04.POSTDIV=0; //POSTDIV=0,VCO时钟=80MHz

05.CLKSEL_PLLSEL=1; //选择由Fpll产生总线时钟，Fbus=Fpll/2=40MHz

注：LOCK之前省去了寄存器名，这里是屏蔽不给发出来。

下面开始简单分析一下寄存器

（1）时钟分频寄存器（CRG Reference Divider Register ，REFDV）REFD

V

Bit7Bit6Bit5Bit4Bit3Bit2Bit1Bit0

REFFR Q1REFFR

Q0

REFD

V5

REFD

V4

REFD

V3

REFD

V2

REFD

V1

REFD

V0

复位

时:

00000000 REFDV寄存器的高两位REFFRQ[ 1：0 ]表示参考时钟范围REFFRQ1REFFRQ0参考时钟范围

001~2MHz（默认）

012~6MHz

106~12MHz

11大于12MHz

REFDV的低六位为分频因子REFDV的值，有效值的范围为0~63.

（2）时钟合成寄存器（CRG Synthesizer Register , SYNR）SYNR Bit7Bit6Bit5Bit4Bit3Bit2Bit1Bit0

VCOFRQ 1VCOFRQ

SYNR

5

SYNR

4

SYNR

3

SYNR

2

SYNR

1

SYNR

复位

时

00000000 SYNR高两位控制压控振动器VCO的增益

VCOFRQ1VCOFRQ0VOC频率

00默认，32~48MHz

0148~80MHz

10冗余

1180~120MHz

SYNR寄存器的低六位可写入0~63.可将锁相环时钟倍频1~64倍。

锁相环产生的时钟频率可由下面的公式得到

PLLCLK=2 * OSCCLK * ( SYNR+1 ) / ( REFDV+1 )

（3）锁相环寄存器（PLL Control Register , PLLCTL）

PLLCTL Bit7Bit6Bit5Bit4Bit3Bit2Bit1Bit0

CME PLLON FM1FM0PSTWKP PRE PCE SCME

复位时:11000001

CME：时钟监控允许位。

PLLON：锁相环电路允许位。

FM [ 1 : 0 ]：选择附加调频滤波器以降低VCO噪声，默认值表示不使用该滤波器，可写入01,10或11，表示参考频率相对于VCO偏高1%,2%,4%时自动调整。

FSTWKP：时钟快速唤醒CPU功能位。

PRE：CPU伪停止状态时，实时中断（RT1）允许位。

PCE：CPU虚拟停止时，看门狗（COP）允许位。

SCEM：自时钟方式允许位，默认为1，探测到外部晶振停振时进入自时钟模式，为0时，禁止自时钟模式，探测到外部晶振停振时复位。

（4）时钟产生标志寄存器（CRG Flag Register ）

Bit7Bit6Bit5Bit4Bit3Bit2Bit1Bit0

RTIF PORF LVRF LOCKIF LOCK ILAF SCMIF SCM

复位时:00000000

LOCK：锁相环频率锁定标志，为1表示时钟频率已稳定，锁相环频率

已锁定。

（5）时钟选择寄存器（Clock Select Register , CLKSEL）

CLKSEL Bit7Bit6Bit5Bit4Bit3Bit2Bit1Bit0 PLLSEL PSTF SYSWA ROAWA PLLWAI CWA RTIWA COPWA 复位时:00000000

PLLSEL：选定锁相环（PLL Select）位，置1为选定锁相环时钟。