东华理工数电课程设计报告——数字钟的设计

目录

1.设计要求 (2)

2.设计总体思路...................................................................... (2)

3.芯片选定及各单元功能电路说明............................................... (2)

4. 整体电路原理 (6)

5. 实验过程中调试及故障分析 (7)

6.实验心得与体会 (8)

7.附录 (9)

一、设计任务与要求：

1.时钟显示功能，能够以十进制显示“时”、“分”、“秒”。其中时为24进制，分秒为60进制。

2.基本功能：

（1）设计一个电路实现时分秒校准功能。

二、设计总体思路：

数字电子钟由石英晶体振荡器、分频器、计数器、译码器显示器和校时电路组成。振荡器产生稳定的高频脉冲信号,作为数字钟的时间基准,然后经过分频器输出标准秒脉冲。秒计数器满60后向分计数器进位,分计数器满60后向小时计数器进位,小时计数器按照“12翻1”规律计数。计数器的输出分别经译码器送显示器显示。计时出现误差时,可以用校时电路校时、校分。

三、芯片选定及各单元功能电路说明：

实验器材及主要器件

（2）74LS90 5片

（3）74LS92 2片

（4）74LS191 1片

（5）74LS00 5片

（7）74LS74 1片

（8）74LS47 4片

（9）555集成芯片1片

（10）数码管4片

（11）电阻、电容、导线等若干

①振荡器

石英晶体振荡器的特点是振荡频率准确、电路结构简单、频率易调整。它还具有压电效应，在晶体某一方向加一电场，则在与此垂直的方向产生机械振动，有了机械振动，就会在相应的垂直面上产生电场，从而机械振动和电场互为因果，这种循环过程一直持续到晶体的机械强度限止时，才达到最后稳定。这用压电谐振的频率即为晶体振荡器的固有频率。

一般来说，般来说，振荡器的频率越高，计时精度越高，但耗电量将增大。如果精度要求不高也可以采用由集成电路定时器555与RC组成的多谐振荡器。如图1所示。设振荡频率f=1KHz，R为可调电阻，微调R1可以调出1KHz输出。

图1

②分频器

由于振荡器产生的频率很高，要得到秒脉冲，需要分屏电路。本实验由集成电路定时器555与RC组成的多谐振荡器，产生1KHz的脉冲信号。故采用3片中规模集成电路计数器74LS90来实现，得到需要的秒脉冲信号。

图2

③计数器

秒脉冲信号经过6级计数器，分别得到“秒”个位、十位、“分”个位、十位以及“时”个位、十位的计时。“秒”“分”计数器为六十进制，小时为十二进制。

（1）六十进制计数

由分频器来的秒脉冲信号，首先送到“秒”计数器进行累加计数，秒计数器应完成一分钟之内秒数目的累加，并达到60秒时产生一个进位信号，所以，选用一片74LS90和一片74LS92组成六十进制计数器，采用反馈归零的方法来实现六十进制计数。其中，“秒”十位是六进制，“秒”个位是十进制。如图3所示。

图3

（2）十二进制计数

“12翻1”小时计数器是按照“01——02——03——……——11——12——01——02——……”规律计数的，这与日常生活中的计时规律相同。在此实验中，小时的个位计数器由4位二进制同步可逆计数器74LS191构成，十位计数器由D触发器74LS74构成，将它们级连组成“12翻1”小时计数器。

计数器的状态要发生两次跳跃：一是计数器计到9，即个位计数器的状态为

Q03Q02Q01Q00=1001，在下一脉冲作用下计数器进入暂态1010，利用暂态的两个1即Q03Q01使个位异步置0，同时向十位计数器进位使Q10=1；二是计数器计到12后，在第13个脉冲作用下个位计数器的状态应为Q03Q02Q01Q00=0001，十位计数器的Q10=0。第二次跳跃的十位清0和个位置1信号可由暂态为1的输出端Q10，Q01，Q00来产生。

图4 M12计数器功能表

④译码器

译码是指把给定的代码进行翻译的过程。计数器采用的码制不同，译码电路也不同。CC4511驱动器是与8421BCD编码计数器配合用的七段译码驱动器。CC4511配有灯测试LT、动态灭灯输入RBI，灭灯输入/动态灭灯输出BI/RBO,当LT=0时，CC4511出去全1。

⑤显示器

本系统用七段发光二极管来显示译码器输出的数字，显示器有两种：共阳极显示器或共阴极显示器,CC4511译码器对应的显示器是共阴极显示器。

⑥校时电路

当数字钟走时出现误差时，需要校正时间。校时电路实现对“时”“分”“秒”的校准。在电路中设有正常计时和校对位置。本实验实现“时”“分”的校对。

对校时的要求是，在小时校正时不影响分和秒的正常计数；在分校正时不影响秒和小时的正常计数。需要注意的时，校时电路是由与非门构成的组合逻辑电路，开关S1或S2为“0”或“1”时，可能会产生抖动，为防止这一情况的发生我们接入一个由RS触发器组成的防抖动电路来控制。

图5校时开关的功能表

图6 校时电路

四、整体电路原理图

1、实验基本原理

数字电子钟的逻辑框图如图9所示。它由555集成芯片构成的振荡电路、分频器、计数器、显示器和校时电路组成。555集成芯片构成的振荡电路产生的信号经过分频器作为秒脉冲，秒脉冲送入计数器，计数结果通过“时”、“分”、“秒”译码器显示时间。

图7

由图1到图7所示的数字中系统组成框图按照信号的流向分级安装，逐级级联。这里的每一级是指组成数字中的各个功能电路。

2、整体电路见附录

五、实验过程中调试以及故障分析

1、整个电路的组装及调试：

扩展电路检查均无连线错误并且显示正常后，将两个电路连为一个整体，接上+5V电源。观察时钟是否显示正常；是否在上午7时59分发出闹时信号，持续时间一分钟；是否有四声低音分别发生在59分51秒、53秒、55秒及57秒，最后一声高音法正在59分59秒，它们持续时间均为1秒。若不正常则检查电路各个部分，直到得到满意的结果。我们圆满完成了这次的课程设计。

图8 数字钟的主体电路逻辑图

2、时间计数电路的连接与测试

六进制、十进制都没有什么大的问题，只是芯片引脚的老问题，只要重新插过芯片就可以解决了。但在六十进制时，按图接线后发现，显示器上的数字总是100进制的，而不是六

十进制，检测后发现无论是线路的连通还是芯片的接触都没有问题。最后，在重对连线时发现是线路接错引脚造成的，改过之后，显示就正常了。

3、校正电路

因上面因引脚接错而造成错误，所以校正电路是完全按照仿真图所连的，在测试时，开始进行时校时时，没有出现问题，但当进行到分校时时，发现计数电路的秒电路开始乱跳出错。因此，电路一定是有地方出错了，在反复对照后，发现是因为在接入校正电路时忘了把秒十位和分个位之间的连线拿掉而造成的。

六、实验心得

通过此次的课程设计，令我收益匪浅。虽然由于自己的原因，途中遇到了不少困难，但在老师及同学的帮助下，最终完成了实验任务。在此次的数字钟设计过程中，我更进一步地熟悉了芯片的结构及掌握了各芯片的工作原理和其集体的使用方法。将已学过的比较零散的数字电路知识有机的、系统的联系起来，培养综合分析、设计电路的能力。在连接六进制，十进制，六十进制的进位接法中，要求熟悉逻辑电路及其芯片各引脚的功能，那么在电路出错时便能准确地找出错误所在并及时纠正了。

此次设计立足于电子技术的实际运用，不断实践，开拓了思维，设计以考查、调研、搜集资料、拟订方案、进行系统规划、编程、仿真、调试的流程，使我深刻的体会到了在学习我们专业的过程中理论与实践相结合的重要性，同时也解决了以前学习比较模糊的专业知识点，使自己掌握的专业知识更加结构化、系统化。

此外，相互讨论共同研究是设计过程的重中之重，有助于完整的设计了电路图，并且增加了额实际操作能力，再让我体会到了设计的艰辛的同时，更让我体会到成功的喜悦与快乐。