计算机系统结构课后习题四、五答案

习题四

1.教材P88 存储层次的访问效率e计算公式。

e=T A1/(H T A1+(1-H) T A2)

e H T A1+ e(1-H) T A2= T A1

H T A1+ (1-H) T A2= T A1/ e

H T A1 -H T A2= T A1/ e- T A2

H (T A1 - T A2) = T A1/ e- T A2

H = T A1/ e- T A2/ (T A1 - T A2)

H = T A1(1/ e- T A2/ T A1)/ T A1 (1- T A2/ T A1)

H = (1/ e- T A2/ T A1)/ (1- T A2/ T A1)

把题意的条件带入，命中率H=(1/ e- T A2/ T A1)/ (1- T A2/ T A1)

=(1/ 0.8- 10-2/ 10-7)/ (1- 10-2/ 10-7)

=0.999999975

实际上，这样高的命中率是极难达到的。

在主辅存之间增设一级存储器，让其速度介于主存辅存之间，让主存与中间级的访问时间比为1：100，中间级与辅存之间的访问时间比为1：1000，将它们配上相应辅助软硬件，组成一个三级存储层次，这样，可以使第1级主存的命中率降低到

H=(1/ 0.8- 10-5/ 10-7)/ (1- 10-5/ 10-7)

=0.997

1.教材P84 每个存储周期能访问到的平均字数

B=(1-(1-λ)m)/λ=(1-0.7532)/0.25

≈4

既每个存储周期能访问到的平均字数为4。

若将λ=25%，m=16代入得

B=(1-(1-λ)m)/λ=(1-0.7516)/0.25

=3.96

既每个存储周期能访问到的平均字数为3.96。

可见，模数m不宜太大，否则性能改进不大。

3．教材P81。m个存储体并行的最大频宽B m=W*m/T M，根据题意，实际频宽要低于最大频宽。即实际频宽≤0.6最大频宽。

4*106B/s≤0.6*4 B*m/(2*10-6 s)

4≤0.6* m*4/2

2≤0.6* m

3.333≤ m

m取2的幂，即m为4。

4.教材P91。根据题意，画出页表。

虚存页号实页号装入位

0 3 1

1 1 1

2 2 0

3 3 0

4 2 1

5 1 0

6 0 1

7 0 0

⑴发生页面失效的全部虚页号就是页映像表中所有装入位为0的行所对应的虚页号的集合。本题为2，3，5，7。

⑵按以下虚地址计算主存实地址的情况列表

虚地址虚存

页号页内位移装入

位

实页号页内位移实地址

0 0 0 1 3 0 （3*1024+0）3072 3728（3*1024+656） 3 656 0 页面失效页面失效无

1023（0*1024+1023）0 1023 1 3 1023 （3*1024+1023）4095 1024（1*1024+0） 1 0 1 1 0 （1*1024+0）1024 2055（2*1024+7） 2 7 0 页面失效页面失效无

7800（7*1024+632）7 632 0 页面失效页面失效无

4096（4*1024+0） 4 0 1 2 0 （2*1024+0）2048 6800（6*1024+656） 6 656 1 0 656 （0*1024+656）656

5.教材P93。图4.14

⑴

用户标志段号页号页内位移

段号2位，页号2位，最多可以有4*4=16个虚页。

⑵页表和保护位如下表所示

段号段0 段1 段2 段3

访问方式只读可读/执行可读/写/执行可读/写虚页0所在位置实页9 在辅存上实页14

虚页1所在位置实页3 实页0 页表不在实页1

虚页2所在位置在辅存上实页15 主存内实页6

虚页3所在位置实页12 实页8 在辅存上

实地址=实页号*211+页内位移

方式段页页内位移段失效页失效实页号实地址保护失效

取数0 1 1 无无 3 3*2048+1=6145 无

取数 1 1 10 无无0 0*2048+10=10 无

取数 3 3 2047 无有(在辅存) 无无/

存数0 1 4 无无 3 3*2048+4=6148 有（写）

存数 2 1 2 有(无页表) / 无无/

存数 1 0 14 无有(在辅存) 无无/

转移至此 1 3 100 无无8 8*2048+100=16484无

取数0 2 50 无有(在辅存) 无无/

取数 2 0 5 有/ 无无/

转移至此 3 0 60 无无14 14*2048+60=28732 有（执行）

6．L RU算法、OPT算法都是堆栈型替换算法。教材P101。

4 5 3 2 5 1 3 2 2 5 1 3

S⑴

4 5 3 2 5 1 3 2 2 5 1 3

S⑵

4 5 3 2 5 1 3 3 2 5 1

S⑶

4 5 3 2 5 1 1 3 2 5

S⑷

4 4 3 2

5 5 1 3 2

S⑸

4 4 4 4 4 4 4

S⑹

n=1 H

n=2 H

n=3 H H

n=4 H H H H H H H n=5 H H H H H H H n=1时，S8=｛2｝，A9=2∈S8，所以命中。其余都不命中。

n=2时，S8=｛2，3｝，A9=2∈S8，所以命中。其余都不命中。

n=3时，S4=｛2，3，5｝，A5=5∈S4，所以命中。

S

8=｛2，3，1｝，A

9

=2∈S

8

，所以命中。其余都不命中。

n=4时，S4=｛2，3，5，4｝，A5=5∈S4，所以命中。

S

5=｛2，3，5，4｝，A

6

=1不属于 S

5

，所以不命中。

余类推。

模拟结果表明，使用LRU算法替换，对该程序至少应分配4个实页。如果只分配3个实页，命中率只有2/12，太低。

如果分配5个实页，命中率虽有7/12，和分配4个实页比较没有增长。

7．A B C D E -4 -3

+2 0

0 +1

当I=1时，B(1)=A(1)-C(1)= -4-(-3)=-1。B(1)<0 GOTO 40 E(1)=0 程序X的页面地址流 A C B E

A B C D E

-4 -1 -3 0

+2 0

0 +1

当I=2时，B(2)=A(2)-C(2)= +2-0 =2。B(2)>0

D(2)=2* C(2)- A(2) =2*0-2=-2。D(2)≠0 GOTO 40 E(2)=0

程序X的页面地址流 A C B C A D E

A B C D E

-4 -1 -3 0

+2 2 0 -2 0

0 +1

当I=3时，B(3)=A(3)-C(3)= 0-1 =-1。B(3) <0 GOTO 40 E(3)=0 程序X的页面地址流 A C B E

A B C D E -4 -1 -3 0 +2 2 0 -2 0 0 -1 +1 0

程序X 程序Y H x H y H

3 5 3/15 10/15 6.5/15

4 4 8/1

5 10/15 9/15

5 3 10/15 4/15 7/15

程序X和程序Y各占4个页最佳。

8.⑴画出其虚、实地址经快表变换的逻辑结构示意图。教材P105。图4.25

教材P106。图4.26 教材P107。图4.27

①可对应1K个任务，即需要10位二进制表示，u需要10位。

②每个任务的程序空间最大可达4096页。即需要12位二进制表示，N r N’v需要12位。

③只有4个任务在使用。容量为4行的相联寄存器组。ID为2位二进制表示。

④实主存容量为220，与虚地址N r对应，实地址的n r为12位二进制表示，实页号n v为20-12=8位二进制表示。

⑵由图示可知，相联寄存器组中的每个寄存器的相联比较位数为u，需要10位。

⑶由图示可知，相联寄存器组中的每个寄存器的总位数为u+ID=12位。

⑷散列变换硬件的输入位数为ID+N’v=2+12=14位。

快表的行数为32，即散列变换硬件的输出位数为A=log232=5位。

⑸每个相等比较器的位数为

N’v + ID =12+2=14位。

⑹快表的总容量（位）为

快表的行数*（N’v + ID+n v）*2=32*（12+2+8）*2=1408位。

9.⑴页面大小为200字，主存容量为400字，可以知道实存页数为2页。根据

虚地址和页面的关系，虚页地址流为0，0，1，1，0，3，1，2，2，4，4，3。由图A7给出采用FIFO替换算法时的实际装入和替换过程。其中，“*”标记的是候选替换的虚页页号，H表示命中。

由图A7计算可得主存的命中率H=6/12=0.5。

⑵页面大小为100字，主存容量为400字，可以知道实存页数为4页。根据虚地址和页面的关系，虚页地址流为0，0，2，2，1，6，3，4，4，8，9，7。

由图A8给出采用FIFO替换算法时的实际装入和替换过程。其中，“*”标记的是候选替换的虚页页号，H表示命中。

由图A8计算可得主存的命中率H=3/12=0.25。

⑶页面大小为400字，主存容量为400字，可以知道实存页数为1页。根据虚地址和页面的关系，虚页地址流为0，0，0，0，0，1，0，1，1，2，2，1。

由图A9给出采用FIFO替换算法时的实际装入和替换过程。其中，“*”标记的是候选替换的虚页页号，H表示命中。

由图A9计算可得主存的命中率H=6/12=0.5。

⑷由⑴⑵⑶的结果可以看出，当实存容量一定时，页面大小过小时，命中率H 较低。页面大小增大后，命中率H会有所上升。

⑸页面大小为200字，主存容量为800字，可以知道实存页数为4页。根据虚地址和页面的关系，虚页地址流为0，0，1，1，0，3，1，2，2，4，4，3。

由图A10给出采用FIFO替换算法时的实际装入和替换过程。其中，“*”标记的是候选替换的虚页页号，H表示命中。

由图A10计算可得主存的命中率H=7/12=0.583。

可以看出，实存容量增大，命中率会有所上升。但不显著。命中率提高趋于平缓。

10．⑴增大辅存容量，对主存命中率H不会有什么影响。

⑵增大主存容量较多，对主存命中率H有明显提高的趋势。增大主存容量较少，命中率H可能略有增大，也可能不变，甚至会少许下降。

⑶因为前提是主存的命中率H很低，在增大主、辅存的页面大小时，如果增加量较小，主存命中率H可能没有太大的波动。因为FIFO是非堆栈型的替换算法，主存命中率H可能会有所增加，也可能降低或不变。而当页面大小增加量较大时，可能会出现两种相反的情况。当原页面大小较小时，在显著增大了页面大小之后，一般会使主存命中率H有较大的提高。当原页面大小已经较大时，在显著增大了页面大小之后，由于在主存中的页面数过少，将会使主存命中率H 继续有所下降。

⑷页面替换算法由FIFO改为LRU，一般会使主存命中率H提高。

⑸页面替换算法由FIFO改为LRU，同时增大主存的容量（页数），一般会使主存命中率H有较大的提高。

⑹页面替换算法由FIFO改为LRU，且增大页面大小时，如果原先页面大小很小，则会使命中率H显著上升，如果原先页面大小已经很大了，因为主存页数进一

步减少而使命中率H继续有所下降。

11.教材P113-P116。图4.37

⑴主存模4交叉，组号q为4位。映像表的行数为2q=24=16行。

映像表的总位数2q*(n d+s’+s)*4=16*(n d+s’+s)*4

Cache为1KB，主存大小为256 KB，分成与Cache同样大小的2nd个区，n d为8，分体宽为32=4*8，s’ =2。

⑵映像表的总位数2q*(n d+s’+s)*4=16*(n d+s’+s)*4=16*(8+2+2) *4=768位。

⑶每个比较电路的位数为n d+s’ =10位。

图如上所示。

12.教材P114。图4.35

⑴主存有8个块，需要23个表示。Cache有4个块，需要22个表示。

n d是主存区号，q是Cache组号，s’是Cache组内块号，每组内块数为2，用1位表示。各占1位。如下图所示。

⑵主存、Cache空间块的映像对应关系如图所示。

主存的第0、1、4、5块只可映像装入或替换掉物理Cache中的第0、1块的内容。主存的第2、3、6、7块只可映像装入或替换掉物理Cache中的第2、3块的内容。

⑶程序运行时，由给出的主存块地址流可以得到Cache中各个块的使用状况，如下表所示。*表示候选替换块的块号。

t=1时，主存块地址为1，只能装入或替换掉物理Cache中的第0块的内容。

t=2时，主存块地址为2，只能装入或替换掉物理Cache中的第2块的内容。主存块地址为1的内容还在Cache中的第0块中。

t=3时，主存块地址为4，只能装入或替换掉物理Cache中的第1块的内容。主存块地址为1的内容还在Cache中的第0块中。主存块地址为2的内容还在Cache 中的第2块中。，在这3个进入物理Cache中的块中，主存块地址为1的最少使用，因此用*表示它是候选替换块的块号。

t=4时，主存块地址为1，只能装入或替换掉物理Cache中的第0块的内容。原来Cache中的第0块的内容就是主存块地址为1的内容，因此命中。

⑷发生Cache块失效又发生块争用的时刻就是按照最少使用原则替换时的时刻。即t=6，7，9，10，11，12，14，15。

⑸Cache块命中率为H c=3/15=0.2。

13.⑴增大主存容量，对Cache块命中率H c基本不影响。

⑵增大Cache中的块数，而块的大小不变，意味着增大Cache容量，由于LRU替换算法是堆栈型的替换算法，所以，将使H c上升，从而使t a缩短。t a缩短是否明显，还要看当前H c处在什么水平上。如果原有Cache中的块数较少，H c较低，则t a会因H c迅速提高而显著缩短。如果原有Cache中的块数较多，H c 已经较高了，则增大Cache中的块数，不会使H c再有明显提高，此时t a缩短就不明显了。

⑶增大组相联组的大小，块的大小不变，从而使组内的块数有了增加，它会使块冲突概率下降，这也会使Cache块替换次数减少。而当Cache各组组内的位置已全部装满了主存的块之后，块替换次数减少就意味着H c的提高。所以，

增大组的大小能使H c提高，从而可提高等效访问速度。不过，Cache存储器的等效访问速度改进是否明显，还要看当前H c处在什么水平上。如果原有组内的块数较少，增大组的大小，会明显使t a缩短。如果原有组内的块数较多，增大组的大小，t a缩短就不明显了。

⑷。组的大小和Cache总容量不变，增大Cache块的大小，其对t a影响的分析大致与⑶相同，会使t a缩短，但要视目前的H c水平而定。如果H c已经很高了，则增大Cache块的大小对t a的改进也就不明显了。

⑸。提高Cache本身器件的访问速度，即减小t c，只有当命中率H c已经很高时，才会显著缩短t a。如果H c命中率较低时，对减小t a的作用也就不明显了。

14．两种建议都存在盲目性。在做决定之前，应先实测一个程序运行过程中t a

的值，将它与第一级物理Cache的t c比较。如果两者已经非常接近了，表示H c 已经趋于1，这时只有全部更换Cache芯片，使t c下降来解决。如果t a?t c，先看Cache存储器内部是否已经将查映像表和访Cache安排成流水方式工作。如果未采取流水，则可改成流水。在改成流水方式后，如t a仍大于t c，且有一定差距时，表明H c过低。此时，应设法提高H c。可先调整块的大小，组内的块数，让它们在Cache容量不增大的情况下，适当取大些，以提高H c。在此基础上，尚不能达到要求时，就应购买一些同样速度的Cache芯片，对其物理Cache的容量进行扩充。这样，将会使H c提高，而显著缩短t a。

习题五

1.⑴计算执行完100条指令所需要的时间：

①顺序方式工作时为：教材P125。图5.2（a）

100*（t取指+t分析+t执行）

②仅“执行k”与“取指k+1”重叠方式工作时为:

t取指+100* t分析+99*max{ t取指.t执行}+t执行

③仅“执行k”、“分析k+1”与“取指k+1”重叠方式工作时为:

教材P126。图5.2（b）

t取指+ max{ t取指.t分析}+98*max{ t取指. t分析.t执行}+max{ t分析.t执行}+t执行

⑵当t

取指= t

分析

=2, t

执行

=1时，代入上面的各式，可以求得执行完100条指令所需

要的时间是：顺序方式工作时为500；仅“执行k”与“取指k+1”重叠方式工作时为401；仅“执行k”、“分析k+1”与“取指k+1”重叠方式工作时为203。

当t

取指= t

执行

=5, t

分析

=2时，代入上面的各式，可以求得执行完100条指令所需要

的时间是：顺序方式工作时为1200；仅“执行k”与“取指k+1”重叠方式工作时为705；仅“执行k”、“分析k+1”与“取指k+1”重叠方式工作时为510。

2.按题意可得4个功能部件流水时的时空关系如图所示。

所以，按周期性工作时的流水线平均吞吐率为：教材P136- P137。

T p=10/14Δt=5/7Δt

3.按图5-35（a）组织，实现A*B*C*D的时空关系如图所示。

吞吐率为：T p=3/13Δt 在13Δt时间内流出3个结果。

效率为：η=（3*5Δt）/（3*13Δt）=5/13 阴影区面积（3*5Δt）和全部3

个段的总时空面积（3*13Δt）之比