EDA多功能数字钟设计

江汉大学文理学院EDA课程设计报告课程设计题目多功能数字钟

部（系）信息技术学部

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2014年 12 月 29 日

目录

一、设计目的 (1)

二、设计要求 (1)

三、硬件方案 (1)

3.1 设计思路 (1)

3.2 设计框图 (2)

3.3 数字钟主控电路状态表 (3)

四、软件方案 (5)

4.1 按键消抖模块 (5)

4.2 时钟计数器模块 (7)

4.3 显示译码模块 (17)

4.4 分频器模块 (19)

4.5 主控制电路模块 (21)

4.5.1 计数器控制模块 (21)

4.5.2 闹钟计数器模块 (25)

4.5.3 闹钟控制模块 (27)

4.5.4 显示输出控制模块 (32)

4.5.5 led控制模块 (34)

4.5.6 主控模块 (37)

4.6 电子钟系统原理图 (38)

五、实现过程中遇到的问题及措施 (38)

六、设计心得体会 (39)

七、参考文献 (39)

一、设计目的

本课程设计的目的是熟练掌握相关软件的使用和操作。能对VHDL语言程序进行编译，调试，以及通过计算机仿真，得到正确的仿真波形图，并根据所得仿真波形图分析判断并改进所设计的电路。

在成功掌握软件操作基础上，将所数字电路的基础课知识与VHDL语言的应用型知识结合起来并与实际设计，操作联系起来，即“理论联系实际”。深入了解VHDL语言的作用与价值，对用硬件语言设计一个电路系统开始具备一个较完整的思路与较专业的经验。对EDA技术有初步的认识，并开始对EDA 技术的开发创新有初步的理解。

二、设计要求

设计一个能进行时、分、秒计时的十二小时制或二十四小时制的数字钟，并具有定时与钟功能，能在设定的时间发出闹铃音，能非常方便地对小时、分钟和秒进行手动调节以校时间，每逢整点，产生报时音报时。

三、硬件方案

3.1 设计思路

根据设计要求进行分析，数字钟应当有计数器，分频器，按键消抖，闹钟，显示及主控模块构成。分频器用来提供时钟，计数器用于计时，按键消抖为系统提供准确的按键控制信号输入，闹钟用于提供闹钟功能，显示模块显示时间，主控模块根据按键输入控制各个模块以实现所需求功能。在此设计中已将闹钟模块融入主控模块中。

3.2 设计框图

设计系统框图如图3-1所示。

图3-1数字钟系统框图

分频器模块：48M时钟信号输入，可以提供多种时钟信号输出。

时钟计数模块：由60进制，24进制计数器以及一些附加功能模块组成（设置时间和检测整点等功能）。

按键消抖模块：消除机械按键抖动，提供更稳定的信号输入。

显示译码：将要显示的数据经过译码以动态扫描的方式显示在数码管上。可以通过按键显示时间或设置闹钟的时间。

蜂鸣器及LED输出口：此模块无代码，仅是连接外部蜂鸣器和LED的端口。

主控模块：主控模块是整个核心，故将单独进行说明。

数字钟主控模块框图如图3-2所示。

图3-2数字钟主控模块框图

计数器控制模块： 1HZ时钟信号输入，按键控制计数器模块对计数器计数及设置计数器的值（即设置时间）。

LED控制模块：通过按键控制，显示闹钟开启与关闭，以及设置时间和设置闹钟时用于指示当前设置为分钟还是时钟。

闹钟计数器模块：此模块跟计数器模块一样。通过按键是计数器自增。来设置闹钟时间。

闹钟控制模块：通过计数器输入来判断整点，计数器输入与闹钟计数器模块进行比较。以此来实现闹钟功能。

显示输出模块：显示主要有三部分，一是正常显示时间，二是显示设置时间，三是闹钟时间。具体显示那一部分是通过按键状态来判断。

3.3 数字钟主控电路状态表

用两个电平信号A、B进行模式选择，AB=00为模式0，系统为计时状态；AB=01为模式1，系统为手动校时状态；AB=10为模式2，系统为闹钟设置状态。

设置一个turn信号，当turn=0时，表示在手动校对时，选择调整分钟部分；当turn=1时，表示在手动校对时，选择调整小时部分。

设置一个change信号，在手动校时或闹钟设置模式下，每按一次，计数器

加1。

设置一个reset信号，当reset=0时，整个系统复位；当reset=1时，系统进行计时或其他特殊功能操作。

设置一个闹钟设置信号reset1，当reset1=0时，对闹钟进行设置，当reset1=0时，关闭闹钟信号。

设置状态显示信号（连发光二极管）：LD_alert指示是否设置了闹铃功能；

LD_h指示当前调整的是小时信号；LD_m指示当前调整的是分钟信号。

当闹钟功能设置后（LD_alert=1），系统应启动一个比较电路，当计时与预设闹铃时间相等时，启动闹铃声，直到关闭闹铃信号有效。

整点报时部分由分和秒计时同时为0（或60）启动，与闹铃共用一个扬声器驱动信号out。

系统计时时钟为clk=1Hz，选择另一时钟clk_lk=1024Hz作为产生闹铃声、报时音的时钟信号。

主控电路状态表如表3-1所示。

表3-1 数字钟主控电路状态表

四、软件方案

4.1 按键消抖模块

消除按键抖动，按键检测时钟为1kHZ，如果为其它时钟，请修改计数器计数值，默认时间为5ms。

按键消抖符号图如图4-1-1所示

图4-1-1按键消抖符号图

端口说明：

Key_in : 按键输入端。

Key_out : 按键去抖后输出端。

Clk_1k : 按键检测时钟信号(1kHZ)。

按键消抖代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity xiaodou is

port (key_in : in std_logic;

key_out : out std_logic;

clk_1k : in std_logic);

end;

architecture bhv of xiaodou is

signal count : std_logic_vector (2 downto 0);

begin

process (clk_1k) begin

if (clk_1k'event and clk_1k='1') then

if key_in='0' then

if count=5 then count <= count;

else count <= count +1;

end if;

if count = 5 then key_out <='0';

else key_out<='1';

end if;

else count <= "000"; key_out <= '1';

end if;

end if;

end process;

end;

功能仿真：

按键消抖功能仿真图如图4-1-2所示

图4-1-2 按键消抖功能仿真图按键消抖模块原理图：

按键消抖模块原理图如图4-1-3所示

按键消抖模块符号图如图4-1-4所示

图4-1-4 按键消抖模块符号图

4.2 时钟计数器模块

时钟计数器模块具有计数器功能，按键按设置计数值功能，整点检测功能。

此模块由60进制计数器，24进制计数器，数据选择器，比较器构成。

60进制计数器用于秒和分计数，计数器自增来源有两个，一个是1HZ的时钟信号，二是按键产生的时钟信号，由数据选择器控制。

比较器用于检测分计数器是否位零，当为零时，即到了整点，比较器会输出1分钟高电平。

时钟计数器模块原理图如图4-2-1所示

图4-2-1时钟计数器模块原理图

时钟计数器模块符号图如图4-2-2

图4-2-2时钟计数器模块符号图

端口说明

Clk_1：1HZ计数时钟信号输入端。

Set_minute：时钟分钟设置输入端。

Set_hour：时钟时设置输入端。

S_minute：计数器计数时钟选择端，当S_minute=0时计数时钟为Clk_1，当S_minute=1时计数时钟为Set_minute。

S_hour：计数器计数时钟选择端，当S_hour=0时计数时钟为Clk_1，当S_hour=1时计数时钟为Set_hour。

（1）60进制计数器模块：

60进制计数器用于秒和分计数，clr清零计数器。

60进制计数器模块符号图如图4-2-3所示

图4-2-3 60进制计数器模块符号图

端口说明：

Clk_1: 计数时钟输入端。

Clr：计数器清零端。

Cout：计数器进位输出端

Dout_l[3..0]: 计数值低四位输出端（秒或分低位）。

Dout_h[3..0]: 计数值高四位输出端（秒或分高位）。

60进制计数器代码

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity counter_60 is

port (clk_1 : in std_logic;

clr : in std_logic;

cout : out std_logic;

dout_l : out std_logic_vector (3 downto 0);

dout_h : out std_logic_vector (3 downto 0)

);

end;

architecture bhv of counter_60 is

signal num1 : std_logic_vector (3 downto 0);

signal num2 : std_logic_vector (3 downto 0);

begin

process (clk_1, clr) begin

if (clr ='0' ) then

num1 <= "0000"; num2 <= "0000"; cout <= '0';

else

if (clk_1'event and clk_1 = '1') then

cout <= '0';

if num1<"1001" then num1 <= num1 + 1;

else num1 <= "0000";

if num2 < "0101" then num2 <= num2 +1;

else num2 <= "0000"; cout <= '1';

end if;

end if;

end if;

end if;

end process;

dout_l <= num1;

dout_h <= num2;

end;

60进制计数器功能仿真图如图4-2-4所示

图6-2-460进制计数器功能仿真图

（2）24进制计数器模块

构成时计数器，clr清零计数器。

24进制计数器模块符号图如图4-2-5所示

图4-2-5 24进制计数器模块符号图端口说明：

Clk_1: 计数时钟输入端。

Clr：计数器清零端。

Cout：计数器进位输出端

Dout_l[3..0]: 计数值低四位输出端（时低位）。

Dout_h[3..0]: 计数值高四位输出端（时高位）。

24进制计数器代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity counter_24 is

port (clk_1 : in std_logic;

clr : in std_logic;

cout : out std_logic;

dout_l : out std_logic_vector (3 downto 0);

dout_h : out std_logic_vector (3 downto 0)

);

end;

architecture bhv of counter_24 is

signal num1 : std_logic_vector (3 downto 0);

signal num2 : std_logic_vector (3 downto 0);

begin

process (clk_1, clr) begin

if (clr ='0' ) then

num1 <= "0000"; num2 <= "0000"; cout <= '0';

else

if (clk_1'event and clk_1 = '1') then

cout <= '0';

if num1<"1001" then num1 <= num1 + 1;

else num1 <= "0000";

num2 <= num2 +1;

end if;

if (num2="0010" and num1 = "0011") then

cout <= '1';

num1 <= "0000";

num2 <= "0000";

end if;

end if;

end if;

end process;

dout_l <= num1;

dout_h <= num2;

end;

24进制计数器功能仿真图如图4-2-6所示

图4-2-6 24进制计数器功能仿真图

（3）数据选择器模块

数据选择器符号图如图4-2-7所示

图4-2-7数据选择器符号图

端口说明：

A：计数时钟输入。

B: 按键置数输入端。

Qout：计数脉冲输出端。

S：计数时钟输入选择端，s=0输入端为a，否则为b。

数据选择器代码：

library ieee;

use ieee.std_logic_1164.all;

entity mux21b is

port (a, b : in std_logic;

s : in std_logic;

qout : out std_logic);

end;

architecture bhv of mux21b is

begin

process (s) begin

if s='0' then qout <= a;

else qout <= b;

end if;

end process;

end;

数据选择器功能仿真图如图4-2-8所示

图4-2-8据选择器功能仿真图

（4）比较器模块

比较器模块符号图如图4-2-9所示

图4-2-9比较器模块符号图端口说明：

Data[7..0] : 分钟数据输入端。

Com_out: 当整点是com_out会输出一分钟高电平。

比较器模块代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity compar_1 is

port (data : in std_logic_vector(7 downto 0);

com_out : out std_logic

);

end;

architecture bhv of compar_1 is

begin

process (data) begin

if (data = "00000000") then com_out <= '1';

else com_out <= '0';

end if;

end process;

end;

比较器模块功能仿真图如图4-2-10所示

图4-2-10比较器模块功能仿真图4.3 显示译码模块

显示译码模块如图4-3-1所示

图4-3-1 显示译码模块

端口说明：

Data_in[23..0]: 六位数码管数据输入端。

Clk: 数码管扫描时钟。

Data_out[7..0]: 数码管段数据输出。

Select_wei[2..0]: 动态扫描位选择输出。

显示译码模块代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

use ieee.std_logic_arith.all;

-- 数码管显示译码--

-- 六位数码管时，分，秒高低各两位

-- 24位数据输入（每位数码管对应四位数据），动态显示六位数码管

entity disp_decode is

port (data_in : in std_logic_vector (23 downto 0); -- 显示数据输入clk : in std_logic; -- 数码管扫描时钟

data_out : out std_logic_vector (7 downto 0); -- 数码管八段输出

select_wei : out std_logic_vector (5 downto 0) -- 数码管位选);

end;

architecture bhv of disp_decode is

signal num : std_logic_vector(2 downto 0);

signal data : std_logic_vector (3 downto 0);

begin

-- 数码管位选六进制计数器-循环显示六位数码管

process (clk) begin

if (clk'event and clk='1') then num <= num + 1;

end if;

if (num = 6) then num <= "000";

end if;

end process;

-- 控制段选数据输入

process (num) begin

case (num) is

when "000" => select_wei <= "111110"; data <= data_in(3 downto 0);

when "001" => select_wei <= "111101"; data <= data_in(7 downto 4);

when "010" => select_wei <= "111011"; data <= data_in(11 downto 8);

when "011" => select_wei <= "110111"; data <= data_in(15 downto 12);

when "100" => select_wei <= "101111"; data <= data_in(19 downto 16);

when "101" => select_wei <= "011111"; data <= data_in(23 downto 20);

when others => null;

end case;

end process;

-- 显示译码