计算机组成原理教材习题参考答案
习题参考答案
习题1参考答案
1.1、略
1.2、选择题，解：（1）D ，（2）C ，（3）C ，（4）B ，（5）B 1.3、填空题，解：（1）A 、运算器 B 、控制器 C 、存储器 （2）A 、存储器
（3）A 、硬件，B 、软件
（4）A 、程序，B 、数据，C 、程序，D 、数据，E 、数据 （5）A 、逻辑，B 、物理 （6）A 、机器语言，B 、目的 （7）A 、微型机，B 、微处理器 （8）A 、逻辑 1.4、解：（1）√，（2）√，（3）× 1.5 简答题，略 1.6、计算题，解：
假设某机器指令系统按指令周期长短分为4种，t 1=10ns ，t 2=15ns ，t 3=16ns ，t 4=20ns ，这4种指令在程序中出现的概率分别为?1=20%，?2=16%，?3=40%，?4=24%，计算出平均运算速度是多少MIPS ？
解：由式（1.1）先计算出T m 。 m T =
i
n
i t fi ?∑=1
=10×0.2+15×0.16+16×0.4+20×0.24=15.6 ns
由式（1.2）求得平均运算速度为
V m =1/T m =1/（15.6×10-9）=64.10（MIPS ）
习题2参考答案
1、略
2、11010111，327,D7
3、12.5，28.875，205.4375
4、原码：-127~+127；补码：-128~+127；反码：-127~+127。
5、略
6、略
7、0.1110,1.00101,1.01110 8、0.1101，-0.0001，-0.1111 9、10101101，00010011 10、[x]补 =a 0.a 1a 2…a 6 解法一、
（1）若a 0=0, 则x>0, 满足x>-0.5，此时a 1…a 6可任意 （2）若a 0=1, 则x<=0,要满足x>-0.5, 需a 1=1 即a 0=1, a 1=1, a 2…a 6有一个不为0 解法二、
-0.5=-0.1(2)=-0.100000=1,100000 （1）若x>=0, 则a 0=0, a 1…a 6任意即可 [x]补=x=a 0.a 1a 2…a 6 （2）若x<0,则x>-0.5
只需-x<0.5,-x>0
[x]补=-x,[0.5]补=01000000
即[-x]补<01000000
即a0a1=11,a2…a6不全为0或至少有一个为1（但不是“其余取0”）11．字长32位浮点数，阶码10位，用移码表示，尾数22位，用补码表示，基为2，
（1）最大的二进制数表示
E=111111111
Ms = 0, M = 11…1（全1）
表示为： 11...1 011 (1)
10个 21个
即：
（2)最小的二进制数
E=111111111
Ms=1,M=00…0（全0）（注意：用10….0来表示尾数－1）
表示为： 11...1 100 0
10个 21个
即：
（3）规格化范围
正数最大 E = 11…1，M = 11…1，Ms = 0
10个 21个
即：
正数最小 E = 00…0，M=100…0， Ms = 0
10个 20个
即：
负数最大 E = 00…0，M = 011…1， Ms = 1
10个 20个
（最接近0的负数）即：
负数最小 E = 11…1， M = 00…0， Ms =1，即：
10个 21个
规格化所表示的范围用集合表示为：
[ , ][,]
（4）最接近于0的正规格化数、负规格化数（由上题可得出）
正规格化数 E = 00…0， M = 100…0， Ms = 0，即
10个 20个
负规格化数 E = 00…0， M = 011…1， Ms = 1，即
10个20个
12、假设浮点数格式如下：
（1）
阶码补码： 1 11
尾数补码：0 1101 1000
机器数：1110 1101 1000
（2）
阶码补码： 1 11
尾数补码： 1 0010 1000
机器数：1110 0010 1000
13、(1) 1 (2) 0
14、需5个检验位。应放在从低到高的第1、2、4、8、16位上。
15、1001001 010
习题3参考答案
3.1解：（1）A,C （2）D （3）B （4）C （5）A
（6）A （7）C （8）B （9）C （10）B
3.2 解：-127的二进制表示为-01111111
[X]原=11111111；[X]反=10000000；[X]补=10000001；[X]移=00000001
3.3 解：[X]补=1.10001，[-X]补=0.01111，[Y]补=0.11001，[-Y]补=1.00111
[X+Y]补=[X]补+[Y]补 [X-Y]补=[X]补+[-Y]补即
11.10001 11.10001
+ 00.11001 + 11.00111
00.01010 10.11000
X+Y=+0.01010 X-Y 结果发生溢出，因为两位符号位不相同
3.4 解：为了便于直观理解，假设两数均以补码表示，阶码采用双符号位，尾数采用单符号
位，则它们的浮点表示分别为：
[X]浮=00010，0.11011011 [Y]浮=00100，1.01010100
（1）求阶差并对阶：
ΔE=E x–E y=[E x]补+[-E y]补=00010+11100=11110
即ΔE为–2，x的阶码小，应使M x右移2位，E x加2，
[X]浮=00100，0.00110110（11）
其中（11）表示M x右移2位后移出的最低两位数。
（2）尾数和
0.0 0 1 1 0 1 1 0 （11）
1.0 1 0 1 0 1 0 0
+
1. 1 0 0 0 1 0 1 0 （11）
（3）规格化处理
尾数运算结果的符号位与最高数值位为同值，应执行左规处理，结果为
1.0001010（11），阶码为00 011 。
（4）舍入处理
采用0舍1入法处理，则有
1.0 0 0 1 0 1 0 1
+ 1
1.0 0 0 1 0 1 1 0
（5）判溢出
阶码符号位为00 ，不溢出，故得最终结果为
x + y = 2011× (-0.11101010)
3.5解：因为X+Y=2Ex×（Sx+Sy）（Ex=Ey），所以求X+Y要经过对阶、尾数求和及规格化等步骤。
（1）对阶：
△J=Ex－E Y=（-10）2－（+10）2=（-100）2所以Ex S X右移四位后S X=0.00001001，经过舍入S X=0001，经过对阶、舍入后，X=210×(0.0001)2 （2）尾数求和： S X+S Y 0．0001（S X） + 0. 1011（S Y） 0. 1100 (S X+S Y) （3）结果为规格化数。所以： X+Y=210×（S X+S Y）=210×（0.1100）2=（11.00）3.6 解：（1）原码阵列 x = 0.11011, y = -0.11111 符号位:x0⊕y0=0⊕1=1，[x]原=11011, [y]原=11111 [x×y]原 =1，1101000101 直接补码阵列 [x]补=(0)11011, [y]补=(1)00001 [x×y]补=1,0010111011 带求补器的补码阵列 [x]补=0 11011, [y]补=1 00001 乘积符号位单独运算0⊕1＝1 尾数部分算前求补输出│X│＝11011，│y│＝11111 X×Y＝-0.1101000101 (2) 原码阵列 x=-0.11111, y=-0.11011 符号位: x0⊕y0=1⊕1=0 [x]补=11111, [y]补=11011 [x×y]补=0,1101000101 直接补码阵列 [x]补=(1)00001, [y]补=(1)00101 [x×y]补=0,11010,00101 带求补器的补码阵列 [x]补=1 00001, [y]补=1 00101 乘积符号位单独运算1⊕1＝0 尾数部分算前求补输出│X│＝11111，│y│＝11011 X×Y＝0.1101000101 3.7 (1) 符号位 S f=0⊕1=1 去掉符号位后：[y’]补 = 00.11111，[-y’]补 = 11.00001，[x’]补 = 00.11000 (2) 符号位 S f = 1⊕0 = 1 去掉符号位后：[y’]补 = 00.11001，[-y’]补 = 11.00111，[x’]补 = 00.01011 3.8 解： 4位加法器如上图， (1)串行进位方式 C1 = G1+P1C0其中：G1 = A1B1 P1 = A1⊕B1（A1＋B1也对） C2 = G2+P2C1 G2 = A2B2 P2 = A2⊕B2 C3 = G3+P3C2 G3 = A3B3 P3 = A3⊕B3 C4 = G4+P4C3 G4 = A4B4 P4 = A4⊕B4 (2)并行进位方式 C1 = G1+P1C0 C2 = G2+P2G1+P2P1C0 C3 = G3+P3G2+P3P2G1+P3P2P1C0 C4 = G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C0 3.9 解：(1)组成最低四位的74181进位输出为： C4 = C n+4 = G+PC n = G+PC0， C0为向第0位进位 其中，G = y3+y2x3+y1x2x3+y0x1x2x3，P = x0x1x2x3，所以 C5 = y4+x4C4 C6 = y5+x5C5 = y5+x5y4+x5x4C4 (2)设标准门延迟时间为T，“与或非”门延迟时间为1.5T，则进位信号C0，由最低位传送至C6需经一个反相器、两级“与或非”门，故产生C6的最长延迟时间为 T+2*1.5T = 4T (3)最长求和时间应从施加操作数到ALU算起：第一片74181有3级“与或非”门（产生控制参数x0, y0, C n+4），第二、三片74181共2级反相器和2级“与或非”门（进位链），第四片74181求和逻辑（1级与或非门和1级半加器，设其延迟时间为3T），故总的加法时间为： t0 = 3*1.5T+2T+2*1.5T+1.5T+3T = 14T 3.10 解：BCD 码加法器电路如下： 习题4参考答案 4.1、填空题，解： （1）A 、存储容量，B 、存取时间，C 、存储周期 （2）A 、容量大，B 、速度快，C 、价格低 （3）A 、主存，B 、辅存 （4）A 、触发器 （5）A 、触发器，B 、电容，C 、动态，D 、集中刷新，E 、分散刷新，F 、异步刷新 （6）A 、拷贝，B 、匹配CPU 和主存之间的速度，C 、4：1000 （7）A 、地址 （8）A 、直接，B 、全相联，C 、组相联 4.2、选择题，解：（1）D ，（2）D ，（3）A ，（4）D ，（5）C ，（6）B ， （7）B ，（8）D ，（9）D ，（10）D ，（11）B ，（12）C （13）D 4.3、判断题，解：（1）×，（2）×，（3）√，（4）×，（5）√ 4.4、略 4.5 计算题 （1）30,31 （2）a 、99%，b 、46.55ns ，c 、96.7% 4.6、设计题，解： （1）存储器的总容量为：512K ×16位（SRAM ）+128K ×16位（EPROM ）=640K ×16位。 数据寄存器16位。 （2）因为220=1024K>640K ，所以地址寄存器20位。 （3）所需EPROM 芯片数为（128K ×2B ）/（64K ×2B ）=2（片） （4）设存储器地址空间分配如下： 个位输出和数（8421BCD码）加数 8421BCD码 13A B 0 B A 被加数 B 123A 2A 0 B 128K EPROM 512K SRAM 4.7解： 题4.6存储器组成框图 #1#5 #4 #3 #2 #2 （5）各芯片存储地址范 围： #1：00000H-0F F F F H #2：10000H-1F F F F H #3：20000H-3F F F F H #4：40000H-5F F F F H #5：60000H-7F F F F H #6：80000H-9F F F F H SRAM 的地址：000000H-7FFFFFH DRAM 的地址：800000H-FFFFFFH 4.8解 ：存储器地址空间分布如图2所示，分三组，每组8K ×16位。 由此可得存储器方案要点如下： （1） 组内地址 ：A 12 ——A 0 （A 0为低位）； （2） 组号译码使用2 ：4 译码器； （3） RAM 1 ，RAM 2 各用两片SRAM 芯片位进行并联连接，其中一片组成高8 位，另一片组成低8位。 （4） 用 MREQ 作为2 ：4译码器使能控制端，该信号低电平（有效）时，译码 器工作。 （5） CPU 的R / W 信 号与SRAM 的WE 端连接，当R / W = 1时存储器执行读 操作， 当R / W = 0时，存储器执行写操作。如图3 图2 六、（10分）解 CPU 图3 4.9 解：信息总量：q = 64位×8 =512位 顺序存储器和交叉存储器读出4个字的时间分别是： t2 = m T = 8×200ns =1.6×10–7 (s) t1 = T + (m – 1)τ= 200 + 3×50 = 5.5 ×10–7 (s) 顺序存储器带宽是： W1 = q / t2 = 32 ×107（位/ S） 交叉存储器带宽是： W2 = q / t1 = 93 ×107（位/ S） 4.10 解：刷新存储器容量＝分辨率×每个像素点颜色深度 ＝1024×1024×3B＝3MB 刷新存储器带宽＝刷新存储器容量×刷新速率 ＝3MB×72/S＝216MB/S 刷新存储器的总带宽应为 216MB/S×100/60＝360MB/S 4.11 解：根据图1中已知，ROM1的空间地址为0000H——3FFFH，ROM2的地址空间地址为4000H——7FFFH，RAM1的地址空间为C000H——DFFFH，RAM2的地址空间为E000H——FFFFH。 对应上述空间，地址码最高4位A15——A12状态如下： 0000——0011 ROM1 0100——0111 ROM2 1100——1101 RAM1 1110——1111 RAM2 2 ：4译码器对A15A14两位进行译码，产生四路输出，其中：y0 = 00 对应ROM1 ，y1 = 01对应ROM2 ，y 3 = 11 对应RAM1和RAM2。然后用A13区分是RAM1（A13 = 0）还是RAM2（A13 = 1），此处采用部分译码。 由此，两组端子的连接方法如下： 1——6，2——5，3——7，8——12，11——14，9———13 4.12 解：因为：t a= t c / e所以：t c= t a×e= 60×0.85 = 510ns (cache存取周期) t m= t c×r =510 ×4 = 204ns (主存存取周期) 因为：e = 1 / [r+(1– r)H] 所以： H= 2.4 / 2.55 = 0.94 4.13 解：写入存贮器时时序信号必须同步。通常，当R/W线加负脉冲时，地址和数据线 的电平必须是稳定的。当R/W线一达到逻辑0电平时，数据立即被存贮。因此，当R/W线 处于低态时，如果数据线改变了数值，那么存贮器将存贮新的数据⑤。同样，当R/W处于低态时地址线发生了变化，那么同样的数据将存贮到新的地址（②或③）。正确的写入如下图 习题5参考答案 (习题解答不全—黄金文) 一、单项选择题 1. D 2.B 3.C 4.D 5. A 6. C 7. B 8. D 9. A 10. B 11. B 12. B 13. A 14. B 15. D 四、综合题 6 解： 1．立即 2．寄存器 3．直接 4．基址 5．基址+偏移量 6．比例娈址+偏移量 7．基址+变址+偏移量 8．基址+比例变址+偏移量 9．相对 习题6参考答案 6. 1 填空题 （0）指令控制，操作控制，时间控制，数据处理 （1）硬布线控制，微程序控制 （2）存放微程序 （3）操作码，选通信号，微程序入口地址 （4）组合 （5）硅片，运算核，速度，功耗 （6）时序 （7）时间，空间 （8）.逻辑门，控制命令 （9）译码 （10）水平型，垂直型 （11）取指 （12）微程序，微命令 （13）软件，硬件 （14）微命令，指令操作码，时序、状态条件 （15）可以并行，不能并行 （16）时钟，多个 （17）标量，两条，时间，空间 （18）资源相关、数据相关、控制相关 （19）时间、空间，时间空间 （20）指令周期布尔代数门电路和触发器 6.2 选择题 （1）C，（2）C，（3）C，（4）D，（5）A，（6）C，D， （7）C，（8）B，（9）C，（10）D ，（11）C，（12）A 6.3 判断题 （1）×，（2）×，（3）×。 6.4 简述题，略 6.5，解：1. 列出机器的全部控制信号一览表 题中已给出，见表6.5。 2. 写出指令操作流程及时序划分 题中已写出指令操作流程和时序划分。 3. 确立微指令格式 题中已要求采用直接编码方式，操作控制字段取23位，下址字段取4位。 4. 编写微指令代码 微指令字长共27位，编写微指令代码如题6.5表，其中操作控制字段23位，各位的位号及表示的微命令控制信号与表5中的序号及微命令控制信号相对应，表中空格中“0”缺省。 题6.5表加法指令对应的微指令代码 6.6、简答题，略 6.7 略 6.8 略 6.9解： C1=M2?T4?I3 C2=M2?T4?I4 C3=M2?T1?I5 C4=M1? (T2+T3)+M2 ?(T2+T3) ?(I1+I3+I4) 6.10 解：为了压缩指令字的长度，必须设法把一个微指令周期中的互斥性微命令信号组合在一个小组中，进行分组译码。 经分析，（e ,f ,h ）和（b, i, j ）可分别组成两个小组或两个字段，然后进行译码，可得六个微命令信号，剩下的a, c, d, g 四个微命令信号可进行直接控制，其整个控制字段组成如下： 01 e 01 b 直接控制 10 f 10 i ? ? ? ? 4位 2位 2位 6.11 解： （1）a 为数据缓冲寄存器 DR ，b 为指令寄存器 IR ，c 为主存地址寄存器，d 为程序计数 器PC 。 （2）主存 M →缓冲寄存器 DR →指令寄存器 IR →操作控制器。 (3)存储器读 ：M →DR →ALU →AC 存储器写 ：AC →DR →M 6.12解：1）n 条指令进入流水线的时空图如下： s 1 s 2s 3s 4s 2）从流程图可以看出，用k 个时钟周期完成第1条指令，其余n-1完成个时钟周期完成n-1 条指令，n 条指令所需的总时间T k 为： T k =（k+n-1）×Δt P= k T n = t n k n ??-+)1( 6.13 解：节拍脉冲T 1 ，T 2 ，T 3 的宽度实际等于时钟脉冲的周期或是它的倍数，此时T 1 = T 2 =200ns ，T 3 = 400 ns ，所以主脉冲源的频率应为 f = 1 / T 1 =5MH Z 为了消除节拍脉冲上的毛刺，环型脉冲发生器采用移位寄存器形式。题6.13图画出了题目要求的逻辑电路图和时序信号关系。根据关系，节拍脉冲T 1 ，T 2 ，T 3 的逻辑表达式如下： T 1 = C 1×C 2 ，T 2 = C 2 ，T 3 = C 1 题6.13图 6.14 解：（1）假设判别测试字段中每一位为一个判别标志，那么由于有4个转移条件，故该字段为4位，（如采用字段译码只需3位），下地址字段为9位，因为控制容量为512单元，微命令字段是（48 – 4 - 9 ）= 35 位。 （2）对应上述微指令格式的微程序控制器逻辑框图所示：其中微地址寄存器对应下地址字段，P字段即为判别测试字段，控制字段即为微命令子段，后两部分组成微指令寄存器。地址转移逻辑的输入是指令寄存器OP码，各状态条件以及判别测试字段所给的判别标志（某 一位为1），其输出修改微地址寄存器的适当位数，从而实现微程序的分支转移。 6.15 解： （1）时间重叠——是指在并行性概念中引入时间因素，让多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。 （2）资源重复——是指在并行性概念中引入空间因素，通过重复设置硬件资源来提高可靠性或性能。 （3）资源共享——是指利用软件的方法让多个任务按一定时间顺序轮流地使用同一套资源，以提高其利用率，这样相应地也可以提高整个系统的性能。 习题7参考答案 7.1 填空题 （1）A很快再次、 B.循环、C邻近单元、D.顺序 （2）A.容量大、B.速度快、C.成本低 （3）A.Cache、B主存、C.辅存 （4）A.磁头 B.柱面 C.每磁道扇区 （5）存储密度、存储容量、存取时间、数据传输率 （6）顺序 （7）A. 激光束 B. 激光束 C. 反射光 （8）USB端口、主控芯片、FLASH（闪存） （9）控制、固态存储 （10）速度快、耐用防震、无噪音、重量轻 （11）硬件、软件、存储空间 （12）段式管理、页式管理、段页式管理。 （13）辅存、主存 （14）用户实际可以使用的容量 7.2 选择题 （1）B，（2）A，（3）D，（4）D，（5）A，（6）A 7.3 判断题 （1）×，（2）√，（3）√，（4）√，（5）√， 7.4 简答题，略 7.5 解：（1）60×（34-20）/2=420 （2）800×3.14×20×420×（10×2-2）=45MB （3）800×3.14×20×2400=14MB/mim 7.6解：解：（1）失效的虚页号为1，3，5，7 7.7 解： （1）每道记录信息容量= 12288字节 每个记录面信息容量= 275×12288字节 共有4个记录面，所以磁盘存储器总容量为： 4×275×12288字节 = 13516800字节 （2）最高位密度D1按最小磁道半径R1计算（R1 = 115mm）： D1 = 12288字节 / 2πR1 = 17字节 / mm 最低位密度D2按最大磁道半径R2计算： R2 = R1 + （275 ÷ 5） = 115 + 55 = 170mm D2 = 12288字节 / 2πR2 = 11.5 字节 / mm (3) 磁盘传输率 C = r · N r = 3000 / 60 = 50 周 / 秒 N = 12288字节（信道信息容量） C = r · N = 50 × 12288 = 614400字节 / 秒 （4）平均等待时间 = 1/2r = 1 / (2×50) = 10毫秒 （5）磁盘存贮器假定只有一台，所以可不考虑台号地址。有4个记录面，每个记录面有275个磁道。假定每个扇区记录1024个字节，则需要12288 ÷1024字节 = 12个扇区。由此可得如下地址格式： 7.8 解：设读写一块信息所需总时间为T，平均找到时间为T s，平均等待时间为T L，读写 一块信息的传输时间为T m，则：T=T s＋T L＋T m。 假设磁盘以每秒r的转速率旋转，每条磁道容量为N个字，则数据传输率=rN个字/秒。 又假设每块的字数为n，因而一旦读写头定位在该块始端，就能在T m≈（n / rN）秒的时间中传输完毕。 T L是磁盘旋转半周的时间，T L=（1/2r）秒，由此可得： T=T s＋1/2r＋n/rN 秒 7.9 解：（1）磁盘上总数据量= 1000×3000B = 3000000B 读出全部数据所需时间为3000000B ÷500B / ms = 6000ms 重新写入全部数据所需时间= 6000ms 所以，更新磁盘上全部数据所需的时间为： 2×（平均找道时间 + 平均等待时间 + 数据传送时间）+ CPU更新时间 = 2（30 + 120 + 6000）ms + 4ms = 12304ms (2)磁盘机旋转速度提高一倍后，平均等待时间为60ms， 数据传输率提高一倍后，数据传送时间变为： 3000000B ÷ 1000B / ms = 3000ms 更新全部数据所需时间为： 2 ×（30 + 60 + 3000）ms + 4ms = 6184ms 7.10 解：2400转/ 分= 40转/ 秒 平均等待时间为：1 / 40 ×0.5 = 12.5（ms） 磁盘存取时间为：60 ms + 12.5ms = 72.5ms 数据传播率：D r= r N , N = 96K bit , r = 40转/ 秒 D r=r N = 40 × 96K = 3840K (bit/s) 7.11 解： （1）用虚拟地址为1的页号15作为快表检索项，查得页号为15的页在主存中的起始地址为80000，故将80000与虚拟地址中的页内地址码0324相加，求得主存实地址码为80324。 （2）主存实地址码= 96000 + 0128 = 96128 （3）虚拟地址3的页号为48，当用48作检索项在快表中检索时，没有检索到页号为48的页面，此时操作系统暂停用户作业程序的执行，转去执行查页表程序。 如该页面在主存中，则将该页号及该页在主存中的起始地址写入主存；如该 页面不存在，则操作系统要将该页面从外存调入主存，然后将页号及其在主 存中的起始地址写入快表。 7.12 解： (1)颜色的位数：28=256 (2)刷新存储器容量为1024×1024×8=1M字节。 7.13 解： （1）12288×275×4=3379200×4=13516800B ?（2）12288×8/2×π×11.5=1361位/cm ?（3）磁盘数据传输率Dr=rN, N为每条磁道容量，N=12288B, r为磁盘转速，r=3000转/60秒=50转/秒 ?Dr=rN= 12288×50=614400B/s ?（4）平均等待时间：t=1/50 ×1/2=10ms ?（5）磁盘地址格式： 17 16 15 7 6 5 4 0 习题8 参考答案 8.1.答：单总线、双总线、三总线结构的优缺点如下表。 8.2.答：总线控制方式有集中式控制和分散式控制，每种控制方式中又分为串行链接控制、 8.3.答：把I/O设备连接到计算机系统时，必须解决外观形状是否能插入总线，信号线上的电压和电流是否与总线上的要求相符，每条线上的功能是否与总路线上的对应，每条线上传输的信号是否与总线上的一致等问题。 8.4.答：计算机使用总线结构的目的是共享信息传输线，减少传输线的数目。 8.5.答：同步通信是指所有的通信操作都是在基准时钟的控制来完成的，异步通信是指通信操作需要多少时间，就给予多少时间，它不受系统时钟控制。 8.6.答：总线有四个特性,即机械特性、功能特性、电气特性、过程特性。 8.7.答：从传送信息的角度，总线可以分成： ⑴串行总线。它是指在传送信息时只有一根传送线，所有的信息都在该传输线上传输，每次只传送一位。若需要传送的信息有8位，则需要传送8次，即需要8个时钟周期用于传送。 ⑵并行总线。它是指在传送信息时有多根传送线，所有的信息都在这些传输线上同时传输，每次传送多位。若有8根传送线，需要传送的信息有8位，则需要传送1次，即只需要1个时钟周期用于传送。 ⑶复合总线。它是指在数据总线上，先传送地址，再传送数据。 8.8.答：总线的一次信息传送过程分为总线请求，总线仲裁，寻址（目的地址），信息传送，状态返回五个阶段。为了使数据通信能圆满地进行，要对通信双方如何交换信息建立一些规定和过程，这些规定和过程称为协议或规程。 根据通信双方进行信息传送时是否有统一的时钟信号，信息在总线上的传送方式可分为同步通信和异步通信两种方式。 对于操作时间差别不大的设备，一般采用同步通信协议；对操作时间差别大的设备，一般采用异步通信协议。 8.9．答：控制信号一般包括：读写信号、访问存储器或I/O设备、中断请求与响应信号、DMA请求与响应信号、时钟与周期信号。 8.10.解：总线带宽要达到160MB/S，则传输1个字节所需的时间=1/160M秒;传送一个字节所需的时间=8*1/160M=1/20M秒。由于一个总线周期=2个时钟周期，故总线的时间周期=1/20M/2=1/40M,总线的时钟频率=40MHz. 8.11.解：PCI总线结构框图如下图所示。 PCI总线有三种桥，即HOST / PCI桥（简称HOST桥），PCI / PCI桥，PCI / LAGACY 桥。在PCI总线体系结构中，桥起着重要作用： （1）它连接两条总线，使总线间相互通信。 （2）桥是一个总线转换部件，可以把一条总线的地址空间映射到另一条总线的地址空间上，从而使系统中任意一个总线主设备都能看到同样的一份地址表。利用桥可以实现总线间的卒发式传送。 8.12．笿：三种系统总线结构如下图。