北航eda实验报告数字部分

Verilog数字电路设计

实验报告

院系：

组员：

年月日

目录

分组概况 (3)

分组概况 (3)

实验概况 (4)

实验感想 (5)

实验内容 (9)

实验一 (9)

实验二 (15)

实验三 (25)

实验四 (33)

组长：

主要负责各次实验的总体进程，以及选做实验的代码编译。在实验报告中负责统筹规划及后期编排。

组员：

负责各次实验必做实验源代码的录入及仿真。在实验报告中负责报告前期录入，包括各次实验的简要内容、步骤等。

本课程共安排四次实验，其内容是：

1、练习一、简单的组合逻辑设计

练习二、简单分频时序逻辑电路的设计

选做一、设计一个字节（8位）的比较器

2、练习三、利用条件语句实现计数分频时序电路

练习五、用always块实现较复杂组合逻辑电路

选做一、利用10MB时钟设计一个单周期波形

选做二、运用always块设计一个8路数据选择器

3、练习四、阻塞赋值与非阻塞赋值的区别

练习六、在Verilog中使用函数

练习七、在Verilog中使用任务

练习题5、综合一个可以计算正整数平方、立方、阶乘的函数思考题3、在blocking模块中实现对两种写法的仿真

4、必做一、设计一个串行数据检测器

必做二、楼梯灯——基本任务

选做一、楼梯灯——扩展任务

三、感想

通过这4次的实验，我们基本熟悉Modelsim 软件，掌握了Modelsim 软件的编译、仿真方法。同时在编写程序的过程中，加深了我们对课上所讲的语法的认识以及学会了测试模块的编写。经过实验一，我们掌握了基本组合逻辑电路，基本时序电路；经过实验二，我们掌握条件语句在简单时序模块设计中的使用、在Verilog模块中应用计数器以及用always实现较大组合逻辑电路；经过实验三，我们掌握阻塞赋值与非阻塞赋值的概念与区别，了解函数的定义和在模块设计中的使用，掌握任务在verilog模块设计中的应用；经过实验四，我们掌握利用有限状态机实现一般时序逻辑分析的方法。在实验过程中，我们也遇到过程序编写以及软件仿真上的问题。程序编写时，要注意一些细节，比如符号，全角与半角等。软件仿真过程中，我们出现过程序无错，但添加波形运行后，却没有波形的情况，最后上网百度，找到了解决方法。实验总体来说，都比较顺利。对于难度较大的实验四，只要思路清晰，考虑到所有的情况，就能做出来。

四、实验内容

第一次实验课：

练习一简单的组合逻辑设计

实验目的：

（1）掌握基本组合逻辑电路的实现方法

（2）初步了解两种基本组合逻辑电路的生成方法

（3）学习测试模块的编写

（4）通过综合和布局布线了解不同层次仿真的物理意义

实验原理：

实验代码提供的是一个可综合的数据比较器。从语句中可以看出是比较数据a,b的结果，结果相同输出1，否则输出0.测试模块用于检测模块设计是否正确，给出输入信号，观察模块的内部信号和输出信号以确定设计是否正确。综合就是把compare.v文件送到synplify或其他综合器进行处理，启动综合器编译。布局布线就是把综合后的另一种文件（EDIF），在布线工具控制下进行处理，启动布局布线的编译。

实验内容：

模块源代码的组合逻辑仿真与测试

实验代码：

module compare(equal,a,b);

inputa,b;

output equal;

assign equal =(a==b)?1:0;

endmodule

实验仿真：

测试程序：

`timescale 1ns/1ns

`include "./compare.v"

module t;

rega,b;

wire equal;

initial

begin

a=0;

b=0;

#100 a=0;b=1;

#100 a=1;b=1;

#100 a=1;b=0;

#100 a=0;b=0;

#100 $stop;

end

compare m(.equal(equal),.a(a),.b(b));

endmodule

仿真结果：

练习二简单分频时序逻辑电路的设计

实验目的：

（1）掌握最基本时序电路的实现方法

（2）学习时序电路测试模块的编写

（3）学习综合和不同层次的仿真

实验原理：

对于组合逻辑电路，可综合成具体电路结构的时序逻辑电路也有准确的表达方式。在可综合的模型中，通常用always块或者@（posedgeclk）或（negedgeclk）结构表达时序逻辑。实验为二分之一分频器模型。

在always块中，被赋值信号都必须定义为reg型，对于reg型数据，如果未对它进行赋值，仿真工具会认为它是不定态的。为了正确观察结果，在可综合模块中，常定义一个复位信号reset,其为低电平时对寄存器进行复位。

实验内容：

分频时序电路的仿真测试

实验代码：

modulehalf_clk(reset,clk_in,clk_out);

inputclk_in,reset;

outputclk_out;

regclk_out;

always @(posedgeclk_in)

begin

if(!reset) clk_out=0;

elseclk_out=~clk_out;

end

endmodule

实验仿真：

测试程序：

`timescale 1ns/100ps

`define clk_cycle 50

module top;

reg clk,reset;

wire clk_out;

always #`clk_cycle clk=~clk;

initial

begin

clk=0;

reset=1;

#10 reset=0;

#110 reset=1;

#100000 $stop;

end

half_clk m0(.reset(reset),.clk_in(clk),.clk_out(clk_out));

endmodule

仿真结果：

选做一设计一个字节（8位）比较器

实验内容：

比较两个字节的大小，若a[7:0]大于b[7:0]，则输出高电平，否则输出低电平。

实验代码：

module compare8(equal,a,b);

input [7:0]a,b;

output equal;

reg equal;

always@(a or b)

if(a>b)

equal=1;

else

equal=0;

endmodule

实验仿真：

测试程序：

`timescale 1ns/1ns

`include "./compare8.v"

module test8;

reg [7:0]a;

reg [7:0]b;

wire equal;

initial

begin

a=8'b10000000;

b=8'b00000000;

#100 a=8'b00001000;b=8'b00001111;

#100 a=8'b00001111;b=8'b00011111;

#100 a=8'b11111111;b=8'b11111111;

#100 a=8'b10101010;b=8'b00001111;

#100 $stop;

end

compare8 m(.equal(equal),.a(a),.b(b));

endmodule

仿真结果：

第二次实验课

练习三利用条件语句实现计数分频时序电路

实验目的：

（1）掌握条件语句在简单时序模块设计中的使用

（2）学习在Verilog模块中应用计数器

（3）学习测试模块的编写、综合和不同层次的仿真

实验原理：

在可综合的Verilog HDL模型中，常用的条件语句有if …else和case…

endcase两种结构，用法和C语言相似。

1. if语句

（1）i f（表达式）语句

（2） if（表达式）语句1

else语句2

（3）i f（表达式1）语句1；

else if（表达式2）语句2；

else if（表达式3）语句3；

……

2. case语句

（1）case（表达式）endcase

（2）casez（表达式） endcase

（3）casex（表达式） endcase

前者用于不太复杂的分支关系，实际编写模块时常用的是后者。实验代码是一个可综合风格的分频器，可将10M时钟分频为500K，基本原理和二分之一分频器类似，但需要定义一个计数器以准确获得1／20分频。

实验内容：

进行所给代码计数分频器的仿真测试并观察输出波形

实验代码：

modulefdivsion(RESET,F10M,F500K);

input F10M,RESET;

output F500K;

reg F500K;

reg [7:0]j;

always @(posedge F10M)

if(!RESET)

begin

F500K<=0;

j<=0;

end

else

begin

if(j==9)

begin

j<=0;

F500K<=~F500K;

end

else

j<=j+1;

end

endmodule

实验仿真：

测试程序：

`timescale 1ns/100ps

`defineclk_cycle 50

moduledivision_top;

reg F10M,RESET;

wire F500K_clk;

always #`clk_cycle F10M=~F10M;

initial

begin

RESET=1;

F10M=0;

#100 RESET=0;

#100 RESET=1;

#10000 $stop;

end

fdivsion m0(.RESET(RESET),.F10M(F10M),.F500K(F500K_clk));

endmodule

仿真结果：

练习五用always块实现较复杂的组合逻辑电路

实验目的：

（1）掌握用always实现较大组合逻辑电路的方法；

（2）进一步了解assign与always两种组合电路实现方法的区别和注意点；

（3）学习测试模块中随机数的产生和应用；

（4）学习综合不同层次的仿真，并比较结果。

实验原理：

（1）自触发always块：

例：采用非阻塞赋值的自触发振荡器

module osc2(clk);

outputclk;

regclk;

initial #10 clk=0;

always @(clk) #10 clk<=~clk;

endmodule

@(clk)的第一次触发之后，非阻塞赋值的RHS表达式便计算出来，并把值赋给LHS的时间并安排在更新事件队列中。在非阻塞赋值更新事件队列被激活之前，又遇到了@(clk)触发语句，并且always块再次对clk的值变化产生反应。当非阻塞

LHS的值在同一时刻被更新时，@(clk)再一次触发。

本实验示例中使用了电平敏感的always块，所谓电平敏感的触发条件：@后的括号内电平里表中的任何一个电平发生变化（与时序逻辑不同，它在@后的括号内没有沿敏感关键词，如posedge或negedge），就能触发always块的动作。

（2）assign与always

使用assign结构来实现组合逻辑电路，如果逻辑关系比较复杂，不容易理解语句的功能，而适当采用always来设计组合逻辑，使源代码语句的功能容易理解。

同一组合逻辑电路分别用always块和连续赋值语句assign描述时，代码的形式大相径庭，但在always中，若适当运用default（在case结构中）和else（在if…else结构中）语句时，通常可以综合为纯组合逻辑，尽管被赋值的变量一定要定义为reg型；若不使用default或else对默认项进行说明，则易生成意想不到的锁存器，这一点一定注意！

实验代码：

`define plus 3'd0

`define minus 3'd1

`define band 3'd2

`definebor 3'd3

`defineunegate 3'd4

modulealu(out,opcode,a,b);

output[7:0] out;

reg[7:0] out;

input[2:0] opcode;

input[7:0] a,b;

always@(opcode or a or b)

begin

case(opcode)

`plus: out=a+b;

`minus: out=a-b;

`band: out=a&b;

`bor: out=a|b;

`unegate: out=~a;

default: out=8'hx;

endcase

end

endmodule

实验仿真：

测试程序：

`timescale 1ns/1ns

`include "./alu.v"

moduleaultest;

wire[7:0] out;

reg[7:0] a,b;

reg[2:0] opcode;

parameter times=5;

initial

begin

a={$random}%256;

b={$random}%256;

opcode=3'h0;

repeat(times)

begin

#100 a={$random}%256;

b={$random}%256;

opcode=opcode+1;

end

#100 $stop;

end

alu alu1(out,opcode,a,b);

endmodule

仿真结果：

选做一、利用10MB时钟设计一个单周期波形

实验内容：

利用原有代码，自己编写模块源代码和测试模块代码，利用10M时钟，设计一个单周期形状的周期波形

实验代码：

module fdivision2(RESET,clk,out);

inputclk,RESET;

output out;

reg out;

reg [15:0]j;

always @ (posedgeclk)

if (!RESET)

begin

out<=0;

j<=0;

end

else

begin

if(j==199)

begin

j<=j+1;

out<=~out;

end

else

begin

if(j==299)

begin

j<=j+1;

out<=~out;

end

else

if(j==499)

j<=0;

else

j<=j+1;

end

end

endmodule

实验仿真：

测试程序：

`timescale 1ns/100ps

`defineclk_cycle 50

modulefdivision_top;

regclk,RESET;

wireout_clk;

always #`clk_cycleclk=~clk;

initial

begin

RESET=1;

clk=0;

#1000 RESET=0;

#1000 RESET=1;

#100000 $stop;

end

fdivision2fdivision(.RESET(RESET),.clk(clk),.out(out_clk));

endmodule

仿真结果：

选做二、用always块实现较复杂的组合逻辑电路

实验内容：

运用always块设计一个8路数据选择器。要求：每路输入数据与输出数据均为4位2进制数，当选择开关（至少3位）或输入数据变化时，输出数据也相应的变化。

实验代码：

module lianxi4(out,opcode,a,b,c,d,e,f,g,h);

output[3:0] out;

reg[3:0] out;

input[2:0] opcode;

input[3:0] a,b,c,d,e,f,g,h;

always@(opcode or a or b or c or d or e or f or g or h)

begin

case(opcode)

3'd0:out=a;

3'd1:out=b;

3'd2:out=c;

3'd3:out=d;

3'd4:out=e;

3'd5:out=f;

3'd6:out=g;

3'd7:out=h;

endcase

end

endmodule

实验仿真：

测试程序：

`timescale 1ns/1ns

`include "./lianxi4.v"

module lianxi4_t;

wire[3:0] out;

reg[3:0] a,b,c,d,e,f,g,h;

reg[2:0] opcode;

parameter times=8;

initial

begin

a={$random}%16;

b={$random}%16;

c={$random}%16;

d={$random}%16;

e={$random}%16;

f={$random}%16;

g={$random}%16;

h={$random}%16;

opcode=3'b0;

repeat(times)

begin

#100 a={$random}%16; b={$random}%16; c={$random}%16; d={$random}%16; e={$random}%16; f={$random}%16; g={$random}%16; h={$random}%16; opcode=opcode+1;

仿真结果：

第三次实验课

练习四阻塞赋值与非阻塞赋值的区别

实验目的：

（1）通过实验，掌握阻塞赋值与非阻塞赋值的概念与区别；

（2）了解非阻塞与阻塞赋值的不同使用场合；

（3）学习测试模块的编写、综合和不同层次的仿真。

实验原理：

非阻塞赋值方式：在语句块中，上面语句所赋的变量值不能立即就为下面的语句所用；块结束后才能完成这次赋值操作，而所赋的变量值是上一次赋值所得；在编写可综合的时序逻辑模块时，这是最常用的赋值方法。

阻塞赋值方式：赋值语句执行完后，块才结束；被赋的值才赋值语句执行完后立刻就改变；在时序逻辑中使用时，可能会产生意想不到的结果。

在always块中，阻塞赋值可以理解为赋值语句是顺序执行的，而非阻塞赋值可以理解为赋值语句是并发执行的。在时序逻辑设计中，通常使用非阻塞赋值语句，而在实现组合逻辑的assign结构中，或者always块结构中都必须采用阻塞赋值语句。

实验代码：

module blocking(clk,a,b,c);

output[3:0] b,c;

input [3:0] a;

inputclk;

reg [3:0] b,c;

always@(posedgeclk)

begin

b=a;

c=b;

$display("blocking:a=%d,b=%d,c=%d.",a,b,c);

end

endmodule

modulenonblocking(clk,a,b,c);

output[3:0] b,c;

input [3:0] a;

inputclk;

reg [3:0] b,c;

always@(posedgeclk)

begin

b<=a;

c<=b;

$display("nonblocking:a=%d,b=%d,c=%d.",a,b,c);

end

endmodule

实验仿真：

测试程序：

`timescale 1ns/100ps

`include"./blocking.v"

`include"./nonblocking.v"

modulecomparetop;

wire [3:0] b1,c1,b2,c2;

reg[3:0] a;

regclk;

initial

begin

clk=0;

forever #50 clk=~clk;

end

initial

begin

a=4'h3;

$display("_");

#100 a=4'h7;

$display("_");

#100 a=4'hf;

$display("_");

#100 a=4'ha;

$display("_");

#100 a=4'h2;

$display("_");

$stop;

end

nonblockingnonblocking(clk,a,b2,c2);

blocking blocking(clk,a,b1,c1);

endmodule

测试结果：

思考题3在blocking模块中实现对两种写法的仿真

实验内容：

在blocking模块中按如下两种写法，仿真与综合的结果会有什么样的变化？做出仿真波形。

实验代码：

module blocking1(clk,a,b,c); output[3:0] b,c;

input [3:0] a;

inputclk;

reg [3:0] b,c;

always@(posedgeclk)

begin

c=b;

b=a;

end

endmodule

module blocking2(clk,a,b,c); output[3:0] b,c;

input [3:0] a;

inputclk;

reg [3:0] b,c;

always@(posedgeclk) b=a; always@(posedgeclk) c=b; endmodule

实验仿真：

测试程序：

`include"./blocking1.v"

`include"./blocking2.v" module top;

wire [3:0] b1,c1,b2,c2;

reg[3:0] a;

regclk;

initial

begin

clk=0;

forever #50 clk=~clk;

end

initial

begin

a=4'h3;

$display("_");

#100 a=4'h7;

$display("_");

#100 a=4'hf;

$display("_");

#100 a=4'ha;

$display("_");

#100 a=4'h2;

$display("_");

$stop;

end

blocking2 blocking2(clk,a,b2,c2);

blocking1 blocking1(clk,a,b1,c1);

endmodule

测试结果：

练习六在Verilog HDL中使用函数

实验目的：

（1）了解函数的定义和在模块设计中的使用；

（2）了解函数的综合性问题；

（3）了解许多综合器不能综合复杂的算术运算。

实验原理：

与一般的程序设计语言一样，Verilog HDL中也可使用函数以适应对不同变量采取同一种运算的操作。Verilog HDL函数在综合时被理解成具有独立运算功能的电路，每调用一次函数相当于改变这部分电路的输入以得到相应的计算结果。函数的目的是返回一个用于表达式的值。

（1）函数定义

Function<返回值的类型或范围>（函数名）；

<端口说明语句>

<变量类型说明语句>

Begin

<语句>

……

End

Endfuction

（2）函数调用

<函数名>（<表达式>，…<表达式>）

实验内容：

采用同步时钟触发运算的执行，每个clk时钟周期都会执行一次运算，并且在测试模块中，通过调用系统任务$display及在时钟的下降沿显示每次计算的结果。

实验代码：

moduletryfunct(clk,n,result,reset);

output [31:0] result;

input [3:0] n;