(完整版)基于FPGA的等精度频率计的设计与实现毕业设计

第一章课题研究概述

1.1课题研究的目的和意义

在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。测量频率的方法有多种,其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。目前常用的测频方案有三种：

方案一：完全按定义式Ｆ＝ＮＴ进行测量。被测信号Ｆx经放大整形形成时标ГX，晶振经分频形成时基TR。用时基TR开闸门，累计时标ГX 的个数，则有公式可得Ｆx=1ГX=NTR。此方案为传统的测频方案，其测量精度将随被测信号频率的下降而降低。

方案二：对被信号的周期进行测量，再利用Ｆ＝１Ｔ（频率＝１周期）可得频率。测周期时，晶振ＦR经分频形成时标ГX，被测信号经放在整形形成时基TＸ控制闸门。闸门输出的计数脉冲Ｎ＝ГXTR，则TX=NГX。但当被测信号的周期较短时，会使精度大大下降。

方案三：等精度测频，按定义式Ｆ＝ＮＴ进行测量，但闸门时间随被测信号的频率变化而变化。如图１所示，被测信号Ｆx经放大整形形成时标ГX，将时标ГX经编程处理后形成时基TR。用时基TR开闸门，累计时标ГX的个数，则有公式可得Ｆx=1ГX=NTR。此方案闸门时间随被测信号的频率变化而变化，其测量精度将不会随着被测信号频率的下降而降。本次实验设计中采用的是第三种测频方案。

等精度频率计是数字电路中的一个典型应用，其总体设计方案有两

种：

方案一：采用数字逻辑电路制作，用IC拼凑焊接实现。其特点是直接用现成的IC组合而成，简单方便，但由于使用的器件较多，连线复杂，体积大，功耗大，焊点和线路较多将使成品稳定度与精确度大打折扣，而且会产生比较大的延时，造成测量误差、可靠性差。

方案二：采用可编程逻辑器件（CPLD）制作。随着现场可编程门阵列FPGA的广泛应用，以EDA工具作为开发手段，运用VHDL等硬件描述语言语言，将使整个系统大大简化，提高了系统的整体性能和可靠性。，利用EDA软件编程，下载烧制实现。将所有器件集成在一块芯片上，体积大大减小的同时还提高了稳定性，并且可应用EDA软件仿真，调试，每个设计人员可以充分利用软件代码，提高开发效率，缩短研发周期，降低研发成本。易于进行功能扩展，可以利用频率计的核心技术，改造成其它产品。实现方法灵活，调试方便，修改容易。

总体方案比较:比较以上两种方案，易见采用后者更优。因为采用FPGA 现场可编程门阵列为控制核心，通过硬件描述语言VHDL编程，在MAX+PLUSII仿真平台上编译、仿真、调试，并下载到FPGA芯片上，通过严格的测试后，能够较准确地测量方波、正弦波、三角波、矩齿波等各种常用的信号的频率，而且还能对其他多种物理量进行测量。

现场可编程门阵列FPGA(Field Programmable GateArray)属于ASIC 产品，通过软件编程对目标器件的结构和工作方式进行重构，能随时对设计进行调整，具有集成度高、结构灵活、开发周期短、快速可靠性高等特点，数字设计在其中快速发展。

1.2 基于FPGA的等精度频率计的发展现状

在信息技术高度发展的今天，电子系统数字化已成为有目共睹的趋

势。从传统的应用中小规模芯片构成系统到广泛地应用单片机，直至今天FPGACPLD在系统设计中的应用，电子技术已迈入一个全新的阶段。传统的硬件设计采用自下而上（bottom_up）的设计方法。这种设计方法在系统的设计后期进行仿真和调试，一旦考虑不周，系统设计存在较大缺陷，就有可能重新设计系统，使设计周期大大增加。电子设计自动化EDA （Electronic Design Automation）技术是现代电子工程领域的一门新技术，是一种以计算机为基本工作平台,利用计算机图形学拓扑逻辑学、计算数学以致人工智能学等多种计算机应用科学的最新成果而开发出来的一整套软件工具。它主要采用并行工程和自顶向下的设计方法,从系统设计入手,在顶层的功能方框图一级进行仿真、纠错,并用VHDL、VerilogHDL 等硬件描述语言对高层次的系统行为进行描述,在系统一级进行验证,最后再用逻辑综合优化工具生成具体的门级逻辑电路的网表,其对应的物理实现级可以是印刷电路板或专用集成电路ASIC。 VHDL即超高速集成电路硬件描述语言,主要用于数字系统的结构、功能和接口。

等精度频率计是数字电路中的典型应用，在现代电子领域中是不可缺少的电子测量仪器。传统的等精度频率计是由中大规模集成电路构成，但这类频率计会产生比较大的延时，测量范围较小，精度不高，可靠性差且电路复杂。随着集成电路技术的发展，可以将整个系统集成到一个块上，实现所谓的片上系统（SOC）。片上系统的实现将大大减小系统的体积，降低系统的成本，提高系统的处理速度和可靠性。

第二章 FPGA及MAX+plusII．

2.1 FPGA的简介：

目前以硬件描述语言（Verilog 或 VHDL）所完成的电路设计，可以经过简单的综合与布局，快速的烧录至 FPGA 上进行测试，是现代 IC 设计验证的技术主流。这些可编辑元件可以被用来实现一些基本的逻辑门电路（比如AND、OR、XOR、NOT）或者更复杂一些的组合功能比如解码器或数学方程式。在大多数的FPGA里面，这些可编辑的元件里也包含记忆元件例如触发器（Flip－flop）或者其他更加完整的记忆块。

系统设计师可以根据需要通过可编辑的连接把FPGA内部的逻辑块连接起来，就好像一个电路试验板被放在了一个芯片里。一个出厂后的成品FPGA的逻辑块和连接可以按照设计者而改变，所以FPGA可以完成所需要的逻辑功能。

FPGA一般来说比ASIC（专用集成芯片）的速度要慢，无法完成复杂的设计，而且消耗更多的电能。但是他们也有很多的优点比如可以快速成品，可以被修改来改正程序中的错误和更便宜的造价。厂商也可能会提供便宜的但是编辑能力差的FPGA。因为这些芯片有比较差的可编辑能力，所以这些设计的开发是在普通的FPGA上完成的，然后将设计转移到一个类似于ASIC的芯片上。另外一种方法是用CPLD（复杂可编程逻辑器件备）。

早在1980年代中期，FPGA已经在PLD设备中扎根。CPLD和FPGA包括了一些相对大数量的可以编辑逻辑单元。CPLD逻辑门的密度在几千到几万个逻辑单元之间，而FPGA通常是在几万到几百万。

CPLD和FPGA的主要区别是他们的系统结构。CPLD是一个有点限制性的结构。这个结构由一个或者多个可编辑的结果之和的逻辑组列和一些相对少量的锁定的寄存器。这样的结果是缺乏编辑灵活性，但是却有可以预

计的延迟时间和逻辑单元对连接单元高比率的优点。而FPGA却是有很多的连接单元，这样虽然让它可以更加灵活的编辑，但是结构却复杂的多。

CPLD和FPGA另外一个区别是大多数的FPGA含有高层次的内置模块（比如加法器和乘法器）和内置的记忆体。一个因此有关的重要区别是很多新的FPGA支持完全的或者部分的系统内重新配置。允许他们的设计随着系统升级或者动态重新配置而改变。一些FPGA可以让设备的一部分重新编辑而其他部分继续正常运行。

2.1.1 FPGA工作原理

FPGA采用了逻辑单元阵列LCA（Logic Cell Array）这样一个概念，内部包括可配置逻辑模块CLB（Configurable Logic Block）、输出输入模块IOB（Input Output Block）和内部连线（Interconnect）三个部分。FPGA的基本特点主要有：

1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。

2）FPGA可做其它全定制或半定制ASIC电路的中试样片。

3）FPGA内部有丰富的触发器和IO引脚。

4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。

5) FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TTL电平兼容。

可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。

FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。用户可以根据不同的配置模式，采用不同的编程方式。

加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。当需要修改FPGA功能时，只需换一片EPROM 即可。这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。因此，FPGA的使用非常灵活。

2.1.2 FPGA配置模式

FPGA有多种配置模式：并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM 编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。

如何实现快速的时序收敛、降低功耗和成本、优化时钟管理并降低FPGA与PCB并行设计的复杂性等问题，一直是采用FPGA的系统设计工程师需要考虑的关键问题。如今，随着FPGA向更高密度、更大容量、更低功耗和集成更多IP的方向发展，系统设计工程师在从这些优异性能获益的同时，不得不面对由于FPGA前所未有的性能和能力水平而带来的新的设计挑战

2.1.

3. 基于HDL的FPGA设计流程

(1)设计流程图

说明：

1、逻辑仿真器主要指modelsim，Verilog-XL等。

2、逻辑综合器主要指LeonardoSpectrum、Synplify、FPGA ExpressFPGA Compiler等。

3、FPGA厂家工具指的是如Altera的Max+PlusII、QuartusII，Xilinx 的Foundation、Alliance、ISE4.1等。

(2)关键步骤的实现

（a）功能仿真

说明：

“调用模块的行为仿真模型”指的是RTL代码中引用的由厂家提供的宏模块IP，如Altera 提供的LPM库中的乘法器、存储器等部件的行为模型。

(b)逻辑综合

说明：

“调用模块的黑盒子接口”的导入，是由于RTL代码调用了一些外部模块，而这些外部模块不能被综合或无需综合，但逻辑综合器需要其接口的定义来检查逻辑并保留这些模块的接口。

(c)前仿真

说明：

一般来说，对FPGA设计这一步可以跳过不做，但可用于debug综合有无问题。

(d)布局布线

(e)后仿真（时序仿真）

2.2 Max+plusⅡ概述

Max+plusⅡ是Altera公司提供的FPGACPLD开发集成环境，Altera 是世界上最大可编程逻辑器件的供应商之一。Max+plusⅡ界面友好，使用便捷，被誉为业界最易用易学的EDA软件。在Max+plusⅡ上可以完成设计

输入、元件适配、时序仿真和功能仿真、编程下载整个流程，它提供了一种与结构无关的设计环境，是设计者能方便地进行设计输入、快速处理和器件编程。

2.2.1 Max+plusⅡ开发系统的特点

（1）开放的界面

Max+plusⅡ支持与Cadence，Exemplarlogic，Mentor Graphics，Synplicty，Viewlogic和其它公司所提供的EDA工具接口。

（2）与结构无关

Max+plusⅡ系统的核心Complier支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可编程逻辑器件，提供了世界上唯一真正与结构无关的可编程逻辑设计环境。

（3）完全集成化

Max+plusⅡ的设计输入、处理与较验功能全部集成在统一的开发环境下，这样可以加快动态调试、缩短开发周期。

（4）丰富的设计库

Max+plusⅡ提供丰富的库单元供设计者调用，其中包括74系列的全部器件和多种特殊的逻辑功能（Macro-Function）以及新型的参数化的兆功能（Mage-Function）。

（5）模块化工具

设计人员可以从各种设计输入、处理和较验选项中进行选择从而使设计环境用户化。

（6）硬件描述语言（HDL）

Max+plusⅡ软件支持各种HDL设计输入选项，包括VHDL、Verilog HDL 和Altera自己的硬件描述语言AHDL。

（7）Opencore特征

Max+plusⅡ软件具有开放核的特点，允许设计人员添加自己认为有价值的宏函数。

第三章等精度频率计的设计原理

3.1 设计要求:

（1）对于频率测试功能，测频范围为0.1 Hz～200 MHz；对于测频精度，测频全域相对误差恒为百万分之一。

（2）对于周期测试功能，信号测试范围与精度要求与测频功能相同。

（3）对于脉宽测试功能，测试范围为0.l us～1s，测试精度为0.01 us。

（4）对于占空比测试功能，测试精度为1%～99%。

3.2 频率测量

众所周知，所谓“频率”就是周期性信号在单位时间(1s)内变化的次数。若在一定时间间隔T内测得这个周期性信号的重复变化次数N，则其频率可衰示为f=NT 。

等精度频率计测频率的原理框图可示如图1(a)。其中脉冲形成电路的作用是：将被测信号变成脉冲信号，其重复频率等于被测频率fx。时间基准信号发生器提供标准的时间脉冲信号、若其周期为1s。则门控电路的输出信号持续时间亦准确地等于1s。闸门电路由标准秒信号进行控制，当秒信号来到时，闸门开通．被测脉冲信号通过闸门送到计数译码显示电路。

秒信号结束时闸门关闭，计数器停止计数，各点的波形如图1(b)所示。由于计数器计得的脉冲数N是在1秒时间内的累计数所以被测频率fx=NHz。

目前，有三种常用的数字频率测量方法：直接测量法(以下称M法)、周期测量法(以下称T法)和综合测量法(以下称MT法)。M法是在给定的闸门时间内测量被测信号的脉冲个数，进行换算得出被测信号的频率。T法是通过测量被测信号一个周期时间计时信号的脉冲个数，然后换算出被测信号的频率。这两种测量法的精度都与被测信号有关，因而它们属于非等精度测量法。而MT法设实际闸门时间为t，被测信号周期数为Nx，则它通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，克服了测量精度对被测信号的依赖性。MT法的核心思想是通过闸门信号与被测

信号同步，将闸门时间t控制为被测信号周期长度的整数倍。测量时，先打开预置闸门，当检测到被测闸门关闭时，标准信号并不立即停止计数，而是等检测到的被测信号脉冲到达是才停止，完成被测信号的整数个周期的测量。测量的实际闸门时间与预置闸门时间可能不完全相同，但最大差值不超过被测信号的一个周期。

3.3 系统的硬件框架设计

本系统由脉冲输入电路、整形电路、核心控制电路(由FPGA构成)和输出显示电路组成，如图2所示。

图2

控制的核心芯片是FPGA，它由两大功能模块组成：(1)频率计数模块，

包含两个部分，选通时间控制部分，可改变选通时间；计数部分，根据选通时间的长短对被测信号正脉冲进行计数；(2)扫描显示模块，对计数的结果进行扫描显示，从而完成整个测频率的过程。外围的电路相对简单，只有信号输入整形电路和数码管显示电路。

系统的工作原理是，被测信号经整形生成矩形波输入到控制核心芯片FPGA的计数模块，计数模块根据所提供的矩形波上升沿计数，计数时间则由选通时间控制部分决定，根据频率所处的范围来决定档位；将计数的结果给显示电路，通过扫描，在数码管上显示频率的大小。

整形电路是将待测信号整形变成计数器所要求的脉冲信号。电路形式采用由555定时器所构成的施密特触发器。若待测信号为正弦波，输入整形电路，设置分析为瞬态分析，启动电路，其输入、输出波形如图1(b)所示。由图可见输出为方波，二者频率相同，频率计测得方波的频率即为正弦波的频率。

3.4 系统设计与方案论证

设计采用实验教学中常用的altera公司的FLEX10K10系列芯片，该芯片的反应时间可达ns级，频率计的测频范围可为1Hz～999MHz。系统在兼顾测量精度和测量反应时间的基础上，实现了量程的自动转换，测量可以全自动地进行。其控制和逻辑电路是基于quartus II和VHDL语言进行设计，外部电路相当简单。图3是本设计的顶层示意图。设计主要由分频模块、控制模块、锁存模块等共七个模块组成。脉冲信号由fsin引脚输入到cntrl模块，由clr引脚和fdiv输出信号q共同决定fsin的有效性，并由cntd实现自适应控制，当fsin的频率高出或低于某个量程，cntrl 模块会根据具体的值选择相应合适的量程(本设计共有分为1~9999Hz、

10~99.99kHz、100~999.9kHz、1M~999M等四个量程)。再经由lock锁存之后，由dspnum选择具体的通路，由dspsel和disp实现动态扫描显示，扫描显示模块有dspsel控制七段数码管的片选信号，间锁存保存的BCD 码数据动态扫描译码，以十进制形式显示。以上的各功能模块都是在FLEX10K10中，用VHDL予以实现的，较之以往的传统型电路更为简单，更易于实现频率计的小型化、微型化甚至芯片化设计。

第四章等精度频率计的设计

4.1系统设计电路原理图

图3

示意图中的各模块用VHDL语言生成后，再生成图3所示的示意图，经编

译链接之后就可以下载到系统中。再在外部扩展信号采集和相应的数码显示电路，就可以完成一个相对简单的等精度频率计。

4.2等精度频率计的具体设计及模块

本设计采用ALTERA公司的FPGA芯片EPF10K10，该芯片管脚间的延迟为5 ns，即频率为200 MHz，应用标准化的硬件描述语言VHDL有非常丰富的数据类型，他的结构模型是层次化的，利用这些丰富的数据类型和层次化的结构模型，对复杂的数字系统进行逻辑设计并用计算机仿真，逐步完善后进行自动综合生成符合要求的、在电路结构上可实现的数字逻辑，再下载到可编程逻辑器件中，即可完成设计任务。

等精度频率计可以由分频电路、闸门、计数器、锁存器、显示电路和控制电路六部分组成。下面就等精度频率计设计的具体电路、VHDL语言程序设计及原理图给予描述。

4.2.1分频器

分频器由3个十进制计数器和3个脉冲取样器实现。用于将1khz的标频信号分频，产生0.1s,0.01s,0.001s的时基信号，（计数器和脉冲取样器均由VHDL语言编程实现）

（1）10位计数器的VHDL程序；

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity ctmn10 is

port(en,reset,clk: in std_logic;

co :out std_logic;

qcnt :out std_logic_vector(3 downto 0)); end ctmn10;

architecture decade of ctmn10 is

signal cnt:std_logic_vector(3 downto 0);

signal i :integer range 1 downto 0;

begin

qcnt<=cnt;

co<='1' when i=1 and en='1' else'0';

process(clk)

begin

if(reset='1') then

cnt<="0000";

elsif clk'event and clk='1' then

if en='1' then

if cnt="1001" then

cnt<="0000";

else

cnt<=cnt+1;

end if;

end if;

end if;

if cnt="1001" then i<=1;

else i<=0;

end if;

end process;

end decade;

程序说明：此程序为十进制加法计数器，整个计数器的工作方式是在时钟脉冲信号上升沿之际，计数值就会加1，且计数器的计数范围是0～9（即十进制的0～9）。

计数器的仿真波形如下图：

图3.1 计数器仿真波形图

计数器仿真波形说明：计数器的复位信号（reset）为零和使能信号（en）置一时钟的上升沿时，计数器开始计数，当计数达到九以后且在时钟的上升延，co由低电平变为高电平，但由于信号的传输延迟，co产生了延迟。

（2）脉冲产生的VHDL程序：

library ieee;

use ieee.std_logic_1164.all;

entity onepluse is

port(apluse,clk,reset: in std_logic;

blevel: out std_logic);

end onepluse;

architecture s_machine of onepluse is type state_type is(first,second,third); signal state: state_type;

begin

process(clk)

begin

if( reset='1')then

state<= first;

elsif clk'event and clk='1' then case state is

when first=>

if apluse='1' then

state<=second; end if;

when second=>

if apluse='1' then

state<=third;

end if;

when third=>

if apluse='1' then

state<=third;

end if;

end case;

end if;

end process;

with state select

blevel<='1' when second,

'0' when others;

end s_machine;

脉冲取样器的程序说明：这个程序的作用是产生计数器所需要的闸门时间，它经过10位计数器分频后的方波作为输入，在时钟脉冲的控制下，产生一定时间的脉冲作为闸门信号。

脉冲取样器的波形仿真：

图3.2 脉冲取样器的波形仿真图（3）仿真结果说明：该程序所产生的输出脉冲blevel恰好是输入方波apluse 的一个周期，且方波apluse 须与时钟clk保持一定的同步，这样才能使输出达到所需要的要求。Reset是复位信号，在reset=1时，输出清零，reset=1时输出为一定时间的脉冲。

4.2.2闸门

闸门是由控制器控制一个四路选择器，从而选择实际信号，作为取样脉冲。而时基信号的产生是由10分频程序（ctmn10）和onepluse脉冲产

生程序所生成的电路模块组成。

(1) 四路选择器的VHDL程序：

library ieee;

use ieee.std_logic_1164.all;

entity mux4 is

port(s: in std_logic_vector(1 downto 0);

a0,a1,a2,a3:in std_logic;

y :out std_logic);

end mux4;

architecture

y<=a0 when s="00" else

a1 when s="01" else

a2 when s="10" else

a3 when s="11";

end std_logic;

d : in std_logic_vector(31 downto 0);

qnum : out std_logic_vector(31 downto 0));

end reg32;

architecture s_

process(ld)

begin

if reset='1' then

elsif ld'event and ld='1' then

qnum<=d;

end if;

end process;

end s_ std_logic;

cntover,cnthis0,ldcnt,t1some:in std_logic;

sel_std_f :out std_logic_vector(1 downto 0);

clear,fxover :out std_logic;

process(clk)

begin

if reset='1'then

state<=start_f10k;

elsif clk'event and clk='1'then

case state is

when start_f100k=>

state<=f100k_cnt;

when f100k_cnt=>

if cntover='1'then

state<=f100k_over;

end if;

if ldcnt='1'then

state<=start_f100k;

end if;

if cnthis0='1'and t1some='1'then