基于FPGA的低密度奇偶校验码编码器设计

第45卷第9期2011年9月

浙 江 大 学 学 报(工学版)

Jo urnal of Zhejiang U niv ersity (Engineer ing Science)

Vol.45No.9Sep.2011

收稿日期:2010-05-05.

浙江大学学报(工学版)网址:w w w.jou https://www.360docs.net/doc/499144744.html, /eng

基金项目:国家质检总局科技计划资助项目(2009QK027);浙江省科技计划优先主题重点工业资助项目(2010C11024);杭州经济开发区

产学研合作资助项目(201002).

作者简介:张洋(1984-),男,硕士生,主要从事信道编译码技术与超大规模集成电路设计的研究.E -m ail:yangz hang999@gm https://www.360docs.net/doc/499144744.html,

通信联系人:王秀敏,女,教授.E -mail:w xm6341@https://www.360docs.net/doc/499144744.html,

DO I:10.3785/j.issn.1008-973X.2011.09.012

基于FPGA 的低密度奇偶校验码编码器设计

张 洋,王秀敏,陈豪威

(中国计量学院信息工程学院,浙江杭州310018)

摘 要:为提高准循环低密度奇偶校验码(LD PC)编码过程中矩阵与向量乘法运算的运算速度,提高编码器的吞吐率,提出采用对数循环移位器实现这一运算的方案.设计了WIM AX 标准中码率为1/2,码长为2304的L DPC 码的编码器.利用该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵的特点,在编码器的设计中充分利用了资源共享,采用6个对数循环移位器完成该码编码过程中的12组矩阵与向量乘法的并行运算.时序仿真和实际硬件测试的结果表明:与其他方法相比,该方案有效地降低了系统资源消耗,提高了吞吐率.

关键词:低密度奇偶校验码;编码器;现场可编程逻辑门阵列;对数循环移位寄存器;资源共享中图分类号:T N 47 文献标志码:A 文章编号:1008-973X(2011)09-1582-05

FPGA based design of LDPC encoder

ZH ANG Yang,WA NG Xiu -min,CH EN Hao -w ei

(College of I nf ormation Engineer ing ,China J iliang Univers ity ,H angz hou 310018,China )

Abstract:A logarithm ic cyclic shifter based schem e w as proposed to im pr ove the operation speed o f m atrix -vecto r m ultiplication in the quas-i cyclic low density parity -check co de (QC LDPC)encoding process and then im pro ve the throughput of the encoder.An enco der w as designed for an LDPC co de defined in the WIM AX standar d w ith a code rate of 1/2and a code length of 2304.The advantage of resource sharing w as fully taken accor ding to the char acteristics o f the base par ity -check m atrix w hich could be co nverted to a m atrix w ith no tw o no nnegativ e elements in the same column in any tw o adjacent row s by row per muta -tion.Six log ar ithmic cyclic shifters w ere used fo r the par allel calculation of tw elve matrix -vector multipl-i cations in the encoding process.T iming simulation and hardw are test results show that the proposed so lu -tion reduces the resource consumed and improv es the thro ug hput effectiv ely compared to other methods.Key words:LDPC;encoder;field -pro gramm able gate array (FPGA);lo garithm ic cyclic shifter;resource sharing

低密度奇偶校验码(lo w density parity -check code,LDPC),即在高斯白噪声信道条件下,采用BP (belief -propagatio n)译码算法时,该码与Turbo 码一样具有接近香农容限的误码率性能[1]

.目前LD -PC 码已广泛地应用于二次高斯Wyner -Ziv 编码[2]、

GM D -TH P M IMO 系统

[3]

、全息数据存储系统

[4]

以

及正交频分复用(OFDM )系统[5],并被DVB -S2,WIM AX 等通信标准所采用[6-7].

矩阵与向量的乘法运算是LDPC 码编码过程中的一种主要运算.赵明等

[8]

设计了一种类CPU

结构的编码器,通过设计专用的指令集实现这一运算.Kopparthy等[9]利用循环移位寄存器实现这一运算.对于子矩阵大小为z的LDPC码,完成一次信息比特向量的移位运算需要z/2个周期.Lee 等[10]将校验矩阵每行中的1所在的列号预先存储在一块ROM中,根据从该ROM中读出的值选择信息向量的比特位进行模2加运算,需要z个周期才能完成一次乘法运算.针对该不足,笔者提出了采用对数循环移位寄存器实现准循环LDPC码编码过程中的矩阵与向量的乘法运算,能在lo g2N个时钟周期内将最多N个比特一组的序列循环移位0到N-1之间的任意值,其中N为2的幂次.在此基础上设计了WIM AX标准中规定的码率为1/2,码长为2304的LDPC码的编码器.根据该码校验矩阵的特点,充分利用了资源共享,有效地降低了系统资源消耗,提高了其吞吐率.

1LDPC码的编码算法[1]

LDPC码的编码通常采用基于近似下三角的编码方法.该方法首先对校验矩阵的行和列重排,得到一个近似下三角的矩阵H,再将该矩阵分解为A、B、T、C、D、E等6个子矩阵,即

H=A B T C D E

.

如图1所示[1].其中T为一下三角矩阵,g

为与该

算法编码复杂度有关的一个常量,其值越小,则编码

图1校验矩阵的分块

Fig.1Blo cking of parit y check matr ix

复杂度与码长越接近线性关系.根据该分块方法,将整个码字cw T分解为(s T,p0T,p T1)三部分,其中:s T 为信息比特序列,其长度为N-M;p T0、p T1分别为校验比特序列的第1和第2部分,其长度分别为g和M-g.根据校验矩阵H与码字比特序列cw T的关系Hcw=0得

As+Bp0+Tp1=0,(1)

Cs+Dp0+Ep1=0.(2)在二进制下求解该方程组有

p0=(D+ET-1B)-1(C+ET-1A)s,(3)

p1=T-1(As+Bp0).(4)将s、p0、p1合并即得到编码后的码字序列.

2编码器的实现

WIM AX标准中定义的码率为1/2,扩展因子为96的LDPC码的校验基矩阵如下[11]:

H b=-19473-1-1-1-1-15583-1-170-1-1-1-1-1-1-1-1-1-

1

-127-1-1-122799-1-1-112-100-1-1-1-1-1-1-1-1-1

-1-1-1242281-133-1-1-10-1-100-1-1-1-1-1-1-1-1

61-147-1-1-1-1-16525-1-1-1-1-100-1-1-1-1-1-1-1

-1-139-1-1-184-1-14172-1-1-1-1-100-1-1-1-1-1-1

-1-1-1-14640-182-1-1-1790-1-1-1-100-1-1-1-1-1

-1-19553-1-1-1-1-11418-1-1-1-1-1-1-100-1-1-1-1

-11173-1-1-12-1-147-1-1-1-1-1-1-1-1-100-1-1-1

12-1-1-18324-143-1-1-151-1-1-1-1-1-1-1-100-1-1

-1-1-1-1-194-159-1-17072-1-1-1-1-1-1-1-1-100-1

-1-1765-1-1-1-13949-1-1-1-1-1-1-1-1-1-1-1-100

43-1-1-1-166-141-1-1-1267-1-1-1-1-1-1-1-1-1-10

(5)

将该矩阵中的每个-1扩展为一个96阶的零矩阵,每个0扩展为一个96阶的单位矩阵,每个大于0的数x扩展为一个96阶的单位阵循环右移x 后所得到的置换矩阵,即得到本文所实现的码长为2304,码率为1/2的LDPC码的校验矩阵.

2.1编码器的总体结构设计

对WIM AX定义的各种码率和各个码长的LDPC码的校验矩阵均有[1]

p0=Cs+ET-1As,(6)

p1=T-1(As+Bp0).(7)据此设计出的编码器的总体结构如图2所示.整个编码器由串并转换模块、中间向量计算模块、校验向量计算模块、存储模块、输出控制模块构成.存储模块由信息比特存储器M sg RAM、校验比特存

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第9期张洋,等:基于FPGA的低密度奇偶校验码编码器设计

储器Chk RAM ,及中间结果As 存储器As RAM 构成.所有存储器数据位宽均为96比特.串并转换模块将并行输入的4比特数据转转成并行输出的96比特数据,该数据一路传给后续模块进行处理,一路传给信息比特存储器存储.中间向量计算模块完成

As 和Cs 的计算,校验向量计算模块完成p T 0和p T

1的计算,并将运算结果存入相应的存储器.输出控制模块控制码字比特的连续输出

.

图2 编码器总体结构框图

F ig.2 O ver all structur e diagr am of the encoder

212 中间向量计算模块

中间向量计算模块接收串并转换模块输出的96比特信息比特,将其分别与校验矩阵中的A 和C 相乘得到As 和Cs .该模块涉及到大量的矩阵与向量的乘法运算以及向量的累加运算,是整个编码器中耗用资源最多的部分.本文根据所实现的LDPC 码的校验矩阵的特点,对该部分进行了一系列优化设计,有效地降低了整个编码器耗用的资源,提高了其吞吐率.

2.211 采用对数移位寄存器实现矩阵与向量的乘法运算 对数循环移位寄存器[12]能在lo g 2N 个时钟周期内,将最多N 个比特一组的序列循环移位1到N -1之间的任意值,其中N 为2的某一整数次幂.其工作原理为:在log 2N 个连续的时钟周期内依次判断循环移位值sftcnt 的各个比特位上的值是否为1,若是,则将i -1个周期后循环移位的结果再循环移位2i

位,否则保持不变,其中i 为大于0小于lo g 2N 的整数.由于本文实现的LDPC 码的扩展因子为96,为此本文设计的是一个输入数据序列为96比特,循环移位数位宽为7比特的对数循环移位寄存器.

2.212 结合校验矩阵的特点,充分利用资源共享,降低硬件资源消耗 通过观察WIM AX 标准中码率为1/2的校验基矩阵(式(5))发现:该矩阵的第1行和第3行、第2行和第11行、第4行和第6行、第5行和第12行、第7行和第9行、第8行和第10行同一列上的值不同时为非负数.根据这一特点,本文在设计As 和Cs 计算模块时,充分利用了资源共享的优势,在不降低系统吞吐率的条件下,有效降低了

硬件资源消耗.采用6个循环移位寄存器实现As 和Cs 的12组96比特序列并行计算所需的对信息比

特序列的循环移位运算.2.3 校验向量计算模块

该模块由p T 0计算模块和p T

1计算模块构成.根

据校验基矩阵H b ,校验比特序列p T 0就是As 的11组96比特序列与Cs 的模2累加和.因此,p T 0计算模块主要由96个异或门构成,在12连续的周期内完成p T

0的计算.p T

1的计算由两级流水线完成,第一级流水线计算As +Bp 0的值V ,第二级流水线根据

V 计算p T 1.根据校验基矩阵H b ,p T

1的第i 个96比

特序列就是V T 的前i 个96比特序列的模2累加和,i =1,2,,,11;计算Bp 0所需的循环移位操作由

一个移位数固定为7的对数循环移位器完成.2.4 码字存储及输出模块

为实现编码过程的流水线处理,本设计将信息比特和校验比特分别存储在2个字数为12,数据位宽为96比特的双口RAM 中,每12个周期读一次信息比特存储器.当其存储的信息比特数据全部读出之后,开始以同样的方式读校验比特存储器,读完之后接着再读信息比特存储器.如此循环,从信息比特存储器和校验比特存储器读出的96比特数据通过串并转换模块在12个连续的时钟周期内输出,形成连续的8比特位宽码字流.

3 编码器仿真、测试及分析

3.1 时序仿真

为测试所设计的编码器的工作性能,首先建立该编码器的测试平台.整个测试平台由信源产生模块、编码模块、码字模块、比较模块等4个模块构成,如图3所示

.

图3 编码器测试平台结构图

Fig.3 Str ucture diag ram of encoder testing platfor m

信源产生模块在576个连续的时钟周期内输出576个4比特位宽的数据(2帧信息比特数据);编码模块对这2帧数据进行编码,并在576个连续的时钟周期内输出全部576个8比特位宽的码字序列;比较模块将该码字序列逐个与码字模块输出的预先存储在码字ROM 中的正确码字进行对比,只要有一个码字不同,则比较结果输出低电平,否则输出高

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浙 江 大 学 学 报(工学版) 第45卷

电平.选择EP2C70F896C6芯片作为目标器件,将整个测试系统用Quar tus2811自带的综合工具进行综合,之后进行时序仿真,所得局部放大波形如图4所示.图中dout0为编码模块的输出,do ut1为码字模块的输出.从波形图可看到在码字模块输出正确码字的同时,比较结果信号comp _r esult 一直为

高电平,说明编码器输出的码字正确.由于仅输入了2帧信息比特,编码器输出完第1帧数据的码字后,开始循环输出存储在信息比特存储器和校验比特存储器中的第2帧数据的信息位和校验位,而码字ROM 输出完576个码字后,不再输出,因此,比较完毕后dout1变为

0.

图4 时序仿真局部放大波形2

F ig.4 P artial enlar ged wav eform 2of t iming simulation

3.2 硬件测试

硬件测试在DE2-70开发板上进行.该开发板上的FPGA 芯片型号为EP2C70F896C6,将测试模块的dotu0,dout1输出分别映射到开发板上的16个红色的LED,将com p_r esult 映射到开发板上的一个绿色的LED,将编译后生成的.sof 文件下载到开发板上的FPGA 芯片中.结果LED 绿灯点亮,与dotu0对应的8个红色的LED 一直点亮,硬件测试结果正确.

3.3 编码器的性能分析

采用EP2C70F896C6芯片作为目标器件,综合结果显示:本文设计的LDPC 码编码器共消耗7641个逻辑单元,3157个寄存器和3936bits 的RAM.编码器最高工作频率可达188MH z,因此,其最高编码吞吐率可达188@4=752M bps .而文献[9]中介绍的编码器全部采用逻辑单元设计,共消耗了12727个逻辑单元,编码吞吐率仅可达到422Mbps,因此,本文提出的方案用较少的硬件资源消耗就换得了编码吞吐率极大的提高.

本文所提出的利用对数循环移位器实现置换矩阵与向量的乘法运算,适用于所有准循环LDPC 码编码器的设计.利用资源共享降低硬件资源消耗的方案适用于所有具有如下特点的LDPC 码编码器的设计:该码的校验基矩阵经过重组后可得到一个相邻的奇数行与偶数行非负元素所在的列号互不相同的矩阵.

4 结 语

针对准循环LDPC 码编码过程中存在的大量的置换矩阵与向量的乘法运算,本文提出了一种专用的实现结构对数循环移位寄存器.基于该结构,设计实现了WIM AX 标准中码率为1/2、码长为2304的LDPC 码的编码器.利用该码校验基矩阵的特点,在编码器的中间向量As 和Cs 计算模块的设计中充分利用了资源共享.与其他设计相比,本文所提方案有效降低了编码器的资源消耗,提高了吞吐率.该方案还可应用于其他基校验矩阵具有类似特点的准循环LDPC 码的编码器设计.

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下期论文摘要预登

喷墨印花纹理图像的单元分解光流场配准算法

冯志林1,尹建伟2

(1.浙江工业大学之江学院信息工程学系,浙江杭州310024;

2.浙江大学计算机科学与技术学院,浙江杭州310027)

摘要:为了解决喷墨印花纹理图像在噪声环境下配准精确度低、局部区域存在大的配准偏差问题,提出一种新的基于单元分解光流场的图像配准算法.利用单元分解技术对光流场图像配准问题进行建模,采用阶谱分层策略和基函数自适应调整,对单元分解过程中生成的局部和全局网格实施灵活度控制.通过引入一个新的能够对纹理结构的光滑效果实施约束的特征能量项,使网格单元取得令人满意的纹理表征效果,并且能够提高光流场模型在定位精细纹理边缘时的配准精度.对含噪喷墨印花纹理图像的配准实验结果表明了该算法的可行性.

关键词:喷墨印花纹理;光流场;单元分解;图像配准

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