System verilog概述

SystemVerilog断言及其应用

神州龙芯集成电路设计公司

陈先勇 徐伟俊 杨鑫 夏宇闻

[摘要]：在介绍SystemVerilog断言的概念、使用断言的好处、断言的分类、断言的组成以及断言如何被插入到被测设计（DUT）的基础上，本文详细地介绍了如何使用不同的断言语句对信号之间的复杂时序关系进行严格的检查，并针对每个例子展示了在ModelSim 6.1b仿真环境中所显示的波形。本文旨在帮助读者理解如何使用断言对设计中信号间复杂时序关系进行验证的方法，并由此介绍一些基本的SystemVerilog断言、操作符、代码段和断言验证方法学。

关键字：SystemVerilog，断言, DUT, SVA，Assertion

1．前言

当今，数字电路的规模和复杂度在不断增长，这使得对设计进行彻底的验证将成为一项巨大的挑战。在整个芯片设计过程中，验证工作所需的时间将占去设计周期的70％～80％，验证工程师的人数将是设计工程师的两倍。这就迫切需要提高验证工作的效率，以解决验证瓶颈问题。

传统上，对被测设计（DUT）的验证都是通过在DUT的输入端口加上具有特定时序激励，然后观察DUT的内部状态变化和最后的输出信号，以确定DUT工作是否正确。这种方法对简单的小规模的设计很有用。但当设计规模变大时，要想使用这种方法来验证DUT是不现实的。因为对于规模大的设计，要想遍历设计将遇到的各种情况，验证其正确性，需要成千上万的特定时序激励。并且如果设计稍有一点变动，这些时序激励就得重新编写。设计的复杂性迫使验证工程师使用随机测试平台来生成更多的验证激励。高级验证语言，如OVA，PSL等，便在创建复杂测试平台时得到了广泛的应用。但这些验证语言和RTL级的编码语言不一致，使得验证很容易出现错误，造成调试工作的不方便。

SystemVerilog的出现可以解决这些问题。 SystemVerilog是在Verilog语言的基础上发展而来的，用SystemVerilog语言可以很容易地生成复杂的随机测试激励，并能方便地编写断言和测试代码覆盖率的代码。断言在验证过程中的用途如下图所示：

图1 验证过程中的断言

由此可见，用SystemVerilog描述的断言可以应用于设计过程的各个阶段，它不仅能快而准确地定位设计中的错误，还能统计功能覆盖率。用SystemVerilog描述的断言能显著提高验证准确性和验证效率，加快设计进程，提高我们对设计的信心。

2．SVA概述

SystemVerilog语言是Verilog语言的增强，它增强了Verilog原有的编程能力，又引入了新的数据类型和验证方法。SystemVerilog断言（以下简称SVA）就属于这些新的验证方法中的一种。

那么什么是断言呢？断言就是对设计属性（行为）的描述，它是用描述性语言来描述设计的属性。在仿真过程中，如果一个被描述的属性不是我们期望的那样，那么断言就会失败；或者在仿真过程中，如果出现了一个不应该出现的属性，那么断言也会失败。

那么为什么要使用断言呢？原有的Verilog语言是一种过程性语言，设计它的目的是用于硬件描述，不是用于仿真验证，因此它不能很好地控制时序。要描述复杂的时序关系，Verilog 语言需要编写冗长的代码，很容易出错，且不易维护。SVA是一种描述性语言，可以完美地描述和控制时序相关的问题，而且语言本身简洁易读，容易维护。SVA还提供了许多内嵌的函数用于测试特定的时序关系和自动收集功能覆盖率数据。并且当断言失败时，仿真系统会根据失败断言的严重程度来决定是打印一条错误提示信息还是退出仿真过程，便于定位出错的位置。

比如要验证这样一个属性：“当信号a在某一个时钟周期为高电平时，那么在接下来的2～4个时钟周期内，信号b应该为高电平”。用Verilog语言描述这样一个属性需要一大段代码，而用SVA描述就只需要几行代码。下面的代码为SVA。

例1：

property a2b_p;

@(posedge sclk) $rose(a) |-> [2:4] $rose(b);

endproperty

a2b_a: assert property(a2b_p);

a2b_c: cover property(a2b_p);

property和endproperty为SVA的关键字，用于描述属性。a2b_p为属性的名字。$rose为SVA的内嵌函数，用于检查信号的上升沿。assert property也为SVA的关键字，表示并发断言。a2b_a为断言的名字，它把属性a2b_p作为参数。a2b_c为覆盖语句，它用于记录断言的成功。下图为本断言在ModelSim 6.1b环境中的仿真波形和断言出错信息。

图1 断言例1的波形和断言错误提示信息

断言信号为高阻态表示断言没有被激活，断言信号为1表示断言被激活，正在检查时序属性。倒三角表示断言在此刻失败，正三角表示断言在此刻成功。从上图可以看出，断言a2b_a一共进行了3次时序检查，第1、3次失败，第2次成功。

第1次断言失败。在sclk(2)处，信号a被拉高，但这时采到的a的值仍为0。在sclk(3)处，信号a被拉低，但这时采到的a的值为1，而前一个时钟采到a的值为0，表示a的上升沿到来，即$rose(a)成立，整个断言被激活，然后进行后序时序检查。在接下来的2～4个时钟周期，并没有采样到信号b的上升沿，则在sclk(7)处断言被标记为失败，断言退出激活状态。

第2次断言成功。在sclk(9)处，采样到信号a的上升沿，断言被激活。在随后的第3个时钟周期又采样到信号b的上升沿，断言成功，随即断言退出激活状态。

第3次断言失败，其断言检测过程和第1、2次类似，请读者自己分析。

由此我们可以看出SVA在时序检查时的巨大优势：只需几句代码就可以检查一类时序问题。而且在检查时，仿真验证系统不仅会打印出错信息，还会在波形中进行标记。这对于我们检查信号间的时序关系非常方便。

3．SVA分类及组成

3.1 断言分类

SVA分为并发断言和即时断言。

并发断言的计算基于时钟周期，在时钟边沿根据变量的采样值计算表达式。它可以放在过程块（procedural block）、模块（module）、接口（interface）或一个程序块（program）的定义中。并发断言可以在静态（形式化）验证工具和动态（仿真）验证工具中使用。上面的例子就是并发断言。

即时断言基于事件的变化，表达式的计算就像Verilog中的组合逻辑赋值一样，是立即被求值的，而不是时序相关的。它必须放在过程块的定义中，只能用于动态仿真。一个即时断言的例子如下：

例2：

always_comb

immi_a: assert (a && b);

即时断言被当作过程块的一部分。当信号a或者信号b发生变化时，always_comb块被执行。区别即时断言和并发断言的关键词是“property”。我们在进行时序检查时，通常使用并发断言，而很少使用即时断言。

3.2 断言的组成和建立过程

任何复杂的时序模型，其功能总是由多个逻辑事件的组合来表示的。这些事件可以是简单的同一时钟沿被求值的布尔表达式，也可以是经过几个时钟周期求值计算得到的事件。SVA使用关键字sequence（序列）来表示这些事件。许多序列可以被有序地组合起来形成设计的属性，SVA用关键字property来表示属性。最后属性要在断言中被调用才能真正发挥作用。同时我们还应该用覆盖语句来记录断言成功的次数。由此可以看出断言的建立过程为“编写布尔表达式 —> 编写序列（sequence）－> 编写属性（property）—> 编写断言（assert property）和覆盖语句（cover property）”。它们的语法格式为：

序列 属性 断言和覆盖

sequence name_s;

; endsequence property name_p;

; or

;

endproperty

name_a:assert property

(property name);

name_c:cover property

(property name);

表1 序列、属性、断言语法格式

注意：上表中斜体字为名字。为了方便识别，序列以_s结尾，属性以_p结尾，断言以_a结尾，覆盖语句以_c结尾。

4．断言的具体应用举例

4.1 简单逻辑值检查

假设要检查“信号a在每个时钟上升沿都为高电平，如果信号在任何一个时钟上升沿不为高电平，断言将失败”。这可以通过下面的代码实现：

例3：

sequence s1_s;

@(posedge sclk) a;

endsequence

a1_a: assert property(s1_s);

c1_c: cover property(s1_s);

其检查波形和断言出错信息为：

在sclk(0)处，仿真刚开始，a还没有被赋值，为不定态x，所以在sclk(0)处，断言失败。在sclk(1)处，采样当a为0，断言失败。在其余时钟上升沿处，分析方法类似。最后断言在第0、1、2、7、12、13、14个时钟上升沿失败，在其余时钟上升沿成功。

我们除了可以使用仿真环境默认的断言错误提示信息外，还可以在断言中添加自己的提示信息，如例4所示：

例4：

sequence s1_s;

@(posedge sclk) a;

endsequence

a1_a: assert property(s1_s)

$display (“assertion success”,$time)

else

$display(“assertion faild”,$time);

其提示信息为：

上面例子中的a可以为单个信号，也可以为同一时钟周期的布尔表达式，如a&&b，a||b，还可以为跨越多个时钟周期的布尔表达式，如a ##2 b。下面的例子检查如果信号a在某个时钟周期为高电平，两个时钟周期后信号b也必须为高电平。

例5：

sequence s2_s;

@(posedge sclk) a ##2 b;

endsequence

a2_a: assert property(s2_s);

c2_c: cover property(s2_s);

其检查波形为：

4.2 信号边沿检查

SVA提供了3个内嵌函数，用于检查信号的边沿变化。

?$rose(布尔表达式或信号名)

当信号/表达式的最低位由0或x变为1时返回真值。

?$fell(布尔表达式或信号名)

当信号/表达式的最低位由1变为0或x时返回真值。

?$stable(布尔表达式或信号名)

当信号/表达式的最低位不发生变化时返回真值。

例6：

sequence rose_s;

@(posedge sclk) $rose(a);

endsequence

sequence fell_s;

@(posedge sclk) $fell(a);

endsequence

sequence stable_s;

@(posedge sclk) $stable(a);

endsequence

rose_a: assert property(rose_s);

fell_a: assert property(fell_s);

stable_a: assert property(stable_s)；

其检查波形为：

rose_a用于检测信号a的上升沿，它只在“a在当前时钟周期为高电平，在前一个时钟周期为低电平或不定态x”的情况下才成功，如第3、8、11个时钟周期，在其它情况下失败。

fell_a用于检测信号a的下降沿，它只在“a在当前时钟周期为低电平，在前一个时钟周期为高电平或不定态x”的情况下才成功，如第3、8、11个时钟周期，在其它情况下失败。在sclk(0)处，采样到a为不定态x。在sclk(1)处，采样到a为0。a从x变到0，本仿真环境认为是a的下降沿，所有断言成功。

stable_a用于检查信号a不变的情况，它只在“a在当前时钟周期为一个电平，在前一个时钟周期也为同样的电平”的情况下成功。如第0、2、4、5、6、8、10、11、13个时钟周期。在sclk(0)处，采样到a为不定态x，仿真系统认为在0时刻之前a同样为不定态x，所有在sclk(0)处断言成功。

4.3 使用蕴含操作符进行检查

在例5中，属性在每个时钟上升沿都会被检查。如果信号a在某个时钟上升沿不为高电平，断言就会失败，仿真系统随即产生一条错误提示信号。显然，这不是一个有效的错误信息，因为我们关心的是信号a和信号b之间的时序关系，而不只是关系信号a的电平值。这个错误只表示我们在这个时钟周期没有检测到断言的有效起始点。虽然这些断言是良性的，但它会在一段时间内产生大量的错误信息。为了避免这种错误的产生，SVA提供了“蕴含”操作符（implication，|->）。其形式为：a |-> b。

蕴含操作符的左边项为“先行算子”（antecedent），右边项为“后序算子”（consequent）。先行算子是约束条件，当先行算子匹配（成功）时，后序算子才能被计算。如果先行算子不成功，那么整个属性就被默认成功，叫“空成功”（vacuous success）。蕴含结构只能被用在属性定义中，不能用在序列定义中。蕴含操作符分为两类：交叠蕴含操作符（overlapped implication，|->）和非交叠蕴含操作符（non_overlapped implication，|=>）。

非交叠蕴含操作符“|->”表示如果先行算子匹配，后序算子在同一个时钟周期开始计算。

交叠蕴含操作符“|=>”表示：如果先行算子匹配，后序算子在下一个时钟周期开始计算。 下面例子中，non_overloap_impli_a为含有非交叠蕴含操作符的断言，overlap_impli_a为含有交叠蕴含操作符的断言。

例7：

property overloap_impli_p;

@(posedge sclk) a |-> b;

endproperty

property non_overloap_impli_p;

@(posedge sclk) a |=> b;

Endproperty

overlap_impli_a: assert property(overloap_impli_p);

overlap_impli_c: cover property(overloap_impli_p);

non_overloap_impli_a: assert property(non_overloap_impli_p);

non_overloap_impli_c: cover property(non_overloap_impli_p);

其检查波形为：

overloap_impli_a用于检测“信号a在某个时钟周期为高电平，并且信号b在同一个时钟周期也为高电平”的情况。整个断言只有在检测到信号a为高电平时才能被激活。由图可以看出，在所有被激活的断言中，一共有8次成功，5次失败。

non_overlap_impli_a用于检测“信号a在某个时钟周期为高电平，并且信号b在下一个时钟周期也为高电平”的情况。整个断言只有在检测到信号a为高电平时才能被激活。由图可以看出，在所有被激活的断言中，一共有6次成功，6次失败。

4.3 使用序列的重复操作符进行检查

序列的重复操作符分为3类：连续重复，跳转重复和非连续重复。

“[*m]”为连续重复操作符。“a[*3]”表示a被连续重复3次，“a[*1:3]”表示a被连续重复1～3次。连续重复的相邻两次重复之间只有一个时钟间隔。

“[->m]”为跳转重复操作符。“a[->3]”表示a被跳转重复3次，“a[->1:3]”表示a 被跳转重复1～3次。跳转重复的每一次重复之前可以有任意个时钟周期的间隔。

“[=m]”为非连续重复操作符。“a[=3]”表示a被非连续重复3次，“a[=1:3]”表示a 被非连续重复1～3次。非连续重复的每一次重复之前可以有任意个时钟周期的间隔，最后一次重复之后可以有任意个时钟周期的间隔。

例8：

property cons_rep_p;

@(posedge sclk) $rose(a) |-> ##1 b[*3] ##1 c;

endproperty

property goto_rep_p;

@(posedge sclk) $rose(a) |-> ##1 b[->3] ##1 c;

endproperty

property non_cons_rep_p;

@(posedge sclk) $rose(a) |-> ##1 b[=3] ##1 c;

endproperty

cons_rep_a: assert property(cons_rep_p);

cons_rep_c: cover property(cons_rep_p);

goto_rep_a: assert property(goto_rep_p);

goto_rep_c: cover property(goto_rep_p);

non_cons_rep_a: assert property(non_cons_rep_p);

non_cons_rep_c: cover property(non_cons_rep_p);

上图中，在sclk(3)处a为高电平，3个断言都被激活。1个时钟周期后，b出现3次连续的重复，再过1个时钟周期后，c为高电平，这样3个断言都成功。

在sclk(10)处a为高电平，3个断言都被激活。1个时钟周期后，b为低电平，断言cons_rep_a 就失败。再过1个时钟周期，b出现3次不连续的重复，再过1个时钟周期，c为高电平，这样断言goto_rep_a和non_cons_rep_a成功。

在sclk(20)处a为高电平，3个断言都被激活。1个时钟周期后，b为低电平，断言cons_rep_a 就失败。再过1个时钟周期，b出现3次不连续的重复，再过1个时钟周期，c为低电平，断言goto_rep_a也失败。最后再过1个时钟周期，c为高电平，断言non_cons_rep_a成功。

5．结论

SVA作为SystemVerilog语言最重要的内容之一，它可以在以下地方监视信号间的各种时序关系：（1）设计模块的内部；（2）模块与模块间的连接信号；（3）和RTL代码放在一起进行综合，用于调试；（3）进行设计的功能覆盖。而且SVA和可综合的RTL级语言都被统一到了systemVerilog语言，使得设计工程师和验证工程师可以很好地沟通，方便管理，加快设计进程。

上面列举地SVA实例只是SVA内部的一小部分，读者要想更深入地研究SVA和SystemVerilog 语言，可以查阅“参考资料”中列出的文献。

SystemVerilog语言及其断言必然会在复杂逻辑电路的验证工作中，逐步取代Verilog和SystemC，成为新一代的硬件设计和验证语言。

参考文献：

【1】《SystemVerilog验证方法学》，夏宇闻，杨雷，陈先勇，徐伟俊，杨鑫 译，北京航空航天大学出版社，ISBN:978-7-81124-079-5。

【2】《Verilog数字系统设计教程》，夏宇闻 编著，北军航空航天大学，ISBN:7-81077-302-X。【3】《SystemVerilog应用手册》，陈俊杰等译，清华大学出版社，ISBN：7-302-13441-3/TP.8442。

【4】SystemVerilog语法手册，《IEEE Standard for SystemVerilog－Unified Hardware Design,Specification,and Verification Language》。

【5】《SYSTEMVERILOG FOR VERIFICATION》,CHRIS SPEAR,Synopsys,Inc.