组合逻辑电路和时序逻辑电路

组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路

组合逻辑电路和时序逻辑电路

一、实验目的

1. 熟悉集成电路的引脚排列。

2. 掌握TTL组合逻辑电路的设计方法,完成单元功能电路的设计。

3. 熟悉中规模集成电路译码器、数据选择器的性能与应用。

4. 掌握数字电子技术Multisim软件的使用。

5. 掌握用软件测试D触发器和JK触发器功能的方法。

6. 学会设计和实现具有一定功能的时序逻辑电路。

二、仪器设备

Multisim 10软件

三、实验内容与步骤

1. 用两片74LS00设计一个三人表决电路

要求该电路有3个输入端,1个输出端,输入信号接开关,输出端接发光二极管,当两个以上的人同意时,发光二极管亮。

2. 设计一个三输入三输出的逻辑电路。

要求用2-4译码器74LS139或数据选择器74LS153设计电路,实现功能如下:当A=1,B=C=0时,红绿灯亮;

当B=1,A=C=0时,绿黄灯亮;

当C=1,A=B=0时,黄红灯亮;

当A=B=C=0时,三灯全亮;

其余情况三灯全灭。

3. 利用D触发器或JK触发器和与非门设计一个4人抢答器

要求用开关作为抢答输入,发光二极管作为抢答输出,主持人用单脉冲作为清零输入。

4. 利用中规模计数器74LS161实现任意进制计数器

四、注意事项

1.所用全部器件的输出端不允许与地或电源相连接

2.器件本身的电源和地切勿接反

3.接逻辑电路之前,必须先测试所用单片组件之功能

4.检测导线的好坏

五、实验步骤及过程

1.用两片74LS00组成的三人表决电路。

A、B、C三个单刀单掷开关表示输入,高电平表示同意,悬空(0表示

不同意),LED小灯表示投票结果。仿真电路图如下:

部分仿真结果如下:

只有A同意,未通过,小灯不亮。

A,B都同意,通过,小灯亮

B,C两人同意,通过,小灯亮

三人都同意,通过,小灯亮

2.设计一个3输入3输出的逻辑电路。

A,B,C三个单刀双掷开关表示三个输入,三个LED灯表示输出,仿真电路如下:

部分仿真结果如下:

A=1,B=C=0,红绿灯亮

C=1,A=B=0,黄红灯亮

A=B=C=0,三灯全灭

3.利用1个D触发器(或JK触发器)和与非门设计一个四人抢答器。

四个点触开关表示输入,上面四个LED分别对应各自的抢答结果,抢答成功LED亮。下面space开关重置系统。

部分仿真结果如下:

A抢答成功,X1(蓝灯)亮。

4.“预置数置0”实现7进制计数器。

部分仿真结果如下:

六、实验报告总结

Multisim是我以前上模拟电路就想学会使用的一门软件,这次试验让我们又初步掌握一门实用的工具,界面简洁,操作简单,不过初次使用对元器件在板块的分类不是很熟悉,所以用起来不是很顺手。以后有机会应该多进行模拟仿真,熟练以后可以大大节约资源,实现心中的任何想实现的电路。

时序逻辑电路在实际中的应用

时序逻辑电路在实际中的应用 时序逻辑电路是一种重要的数字逻辑电路,其特点是电路任何一个时刻的输出状态不仅取决于当时的输入信号,而且与电路的原状态有关,具有记忆功能。构成组合逻辑电路的基本单元是逻辑门,而构成时序逻辑电路的基本单元是触发器。时序逻辑电路在实际中的应用很广泛,数字钟、交通灯、计算机、电梯的控制盘、门铃和防盗报警系统中都能见到。主要介绍典型的时序逻辑部件:集成计数器的识别与应用,集成寄存器的识别与应用;时序逻辑电路的分析和设计。 计数器在计算机及各种数字仪表中应用广泛,具有记忆输入脉冲个数的功能,还可以实现分频、定时等。计数器种类繁多,按技术体制可分为二进制计数器和N进制计数器;按增减趋势可分为加计数器和减计数器;按技术脉冲引入方式可分为同步计数器和异步计数器。同步计数器的特点是构成计数器的所有触发器共用同一个时钟脉冲,触发器的状态同时更新,计数速度快;而异步计数的特点是构成计数器的触发器不共用同一个时钟脉冲,所有触发器更新状态的时刻不一致,计数速度相对较慢。在实际应用中,计数器是以集成电路形式存在的,主要有集成二进制计数器、集成十进制计数器两大类,其他进制计数器可由它们通过外电路设计来实现。在每一大类计数器中,又以同步与异步、加计数与可逆计数来细分。 寄存器具有接收数码、存放或传递数码的功能,由触发器和逻辑门组成。其中,触发器用来存放二进制数,逻辑门用来控制二进制数的接收、传送和输出。由于一个触发器只能存放1位二进制数,因此,存放n位二进制数的n位寄存器,需要n个触发器来组成。寄存器有数码寄存器和移位寄存器2种。输入输出方式有并入-并出、并入-串出、串入-并出、串入-串出4种。当寄存器的每一位数码由一个时钟脉冲控制同时接收或输出时,称为并入或并出。而每个时钟脉冲只控制寄存器按顺序逐位移入或移出数码时,称为串入或串出。移位寄存器除了具有存储数码的功能以外,还具有移位功能。所谓移位功能,是指寄存器里存储的数码能在时钟脉冲作用下依次左移或右移。因此,移位寄存器不仅可以用来寄存数码,而且可以用来实现数码的串行-并行转换。 时序逻辑电路的分析实际上是一个读图、识图的过程,就是根据给定的时序逻辑电路,通过分析其状态和输出信号在输入变量和时钟作用下的转换规律,理解其逻辑功能和工作特性。时序逻辑电路的设计是时序逻辑电路分析的逆过程,就是根据给定的逻辑问题,设计出满足要求的时序逻辑电路。设计时序逻辑电路的任务就是根据给定的逻辑问题,设计出满足要求的时序逻辑电路。在实际应用中,常用集成触发器和门电路配合来设计时序逻辑电路。通常,电路设计最简的标准是:所用的触发器和门电路的数量以及门的输入端数目尽可能少。 1. 时序逻辑电路分析的一般步骤 时序逻辑电路分析的一般步骤可归纳为:写方程式、求状态方程、进行计算、画状态转换图(或状态转换表)、确定电路的逻辑功能等。 1)写方程式 仔细观察、分析时序电路,然后再逐一写出以下3个方程。 ①时钟方程:各个触发器时钟信号的逻辑表达式。 ②输出方程:时序电路各个输出信号的逻辑表达式。 ③驱动方程:各个触发器输入端信号的逻辑表达式。 2)求状态方程 把驱动方程代入相应触发器的特性方程,即可求出时序电路的状态方程。

时序逻辑电路设计

引言 人类社会进步,各种仪器测试设备的以电子设备代替成为趋势,各类测试仪器都希望通过电子设备来实现。电子设备在实现相应参数的测量时,具有简单容易操作,而且数据便于计算机处理等优点。目前科技的飞速进展与集成电路的发展应用,有密不可分的关系。十九世纪工业革命主要以机器节省人力,二十世纪的工业的革命则主要以电脑为人脑分劳。而电脑的发展归于集成电路工业。 集成电路是将各种电路器件集成于半导体表面而形成的电路。近年来集成电路几乎成为所有电子产品的心脏。由于集成电路微小化的趋向,使电子产品得以“轻、薄、短、小”。故集成电路工业又称微电子工业。差不多在同时数字计算机的发展提供了应用晶体管的庞大潜在市场。 20世纪90年代以后,电子科学和技术取得了飞速的发展,其标志就是电子计算机的普及和大规模集成电路的广泛应用。在这种情况下,传统的关于数字电路的内容也随之起了很大的变化,在数字电路领域EDA工具已经相当成熟,无论是电路内容结构设计还是电路系统设计,以前的手工设计都被计算机辅助设计或自动设计所取代。 通过长期的学习微电子专业理论知识,我们应该多动手实践把理论知识与实践相结合,加强对理论知识的把握。本文是十进制同步计数器的设计,对十进制同步计数器的设计进行电路原理图设计以及仿真,版图设计,版图验证。 1 设计技术要求 (1)项目名称:十进制同步计数器的设计 (2)使用工艺:2.0um硅栅工艺(tanner)或者1.0um硅栅工艺(cadence) (3)供电电源:5V (4)输入要求:异步清除,CMOS电平 (5)进行原理图设计,并完成电路的仿真 (6)版图设计,完成LVS一致性检验,生成相应的GDSII文档 2 设计构思及理论 2.1 设计思路 十进制同步计数器的设计可以细化成下列步骤: ①建立最简原始状态图。 ②确定触发器级数,进行状态编码。 ③用状态装换卡诺图化简,求状态方程和输出方程。 ④查自启动特性。 ⑤确定触发类型,求驱动方程。 ⑥画逻辑图。

同步时序逻辑电路的习题 数字逻辑

第五章 同步时序逻辑电路的习题 一、基本知识点 1、时序逻辑电路的一般结构 特点:a 、有存储电路(记忆元件);有组合电路(特殊时可没有) b 、包含反馈电路,电路功能与“时序”相关 c 、输出不仅与输入(X )有关,而且与存储状态(Y )有关 分类:(1)Mealy 型 Z =F (X ,Q ) 输出是电路的输入和现态的函数(注意输出与输入有直接关系) (2)Moore 型 Z =F (Q ) 输出仅仅是电路现态的函数(注意输出与输入没有直接关系) 同步时序逻辑电路:各触发器共用同一时钟信号,即电路中各触发器状态的转换时刻在统一时钟信号控制下同步发生。 异步时序逻辑电路:电路没有统一的时钟信号对状态变化进行同步控制,输入信号的变化将直接引起电路状态的变化。 //本课程将较少讨论异步时序逻辑电路 2、同步时序逻辑电路的描述 注意:任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 (1)激励函数表达式:存储电路输入Y 与电路输入X 和现态Q 之间的关系 Y =F (X ,Q ) //现态Q 就是上图存储电路原始的输出y k (2)次态函数表达式:电路的次态Q n+1与激励函数Y 和现态Q 之间关系 Q n+1=F (Y ,Q ) //次态Q n+1就是上图存储电路再次触发后的输出y k n+1 (3)输出函数表达式:电路的输出Z 和输入X 和当前现态Q 的关系 Mealy 型 Z =F (X ,Q ) Moore 型 Z =F (Q ) 输入信号 输出信号 X 1 X 2 X n Z 1 Z 2 Z m y s 过去输入 现态 现在输入 } 输出 输出 所有输入 现态

第3、5章 组合电路和时序电路(总复习)

【总复习卷】 第3、5章组合逻辑电路和时序逻辑电路在数字电路系统中,按照逻辑功能和电路特点,各种数字集成电路可分为组合逻辑电路和时序逻辑电路两大类。 【知识结构图】 【本章重点】 第3章、组合逻辑电路 1.组合逻辑电路在电路结构及逻辑功能上的特点。 2.编码器和译码器的电路设计。 3.各类编码及译码器逻辑功能介绍。 4.集成编码器及译码器使用。 第5章、时序逻辑电路 1.时序逻辑电路在电路结构及编逻辑功能上的特点。 2.各类寄存器寄存数码的原理。 3.二进制和非二进制计数器工作原理及波形图。 4.简单异步二进制计数器的设计。 5.常用中大规模计数器的使用。 【本章难点】1.编码器、译码器真值表的写法。 2.同步计数器计数状态的分析。 【本章考点】1.组合逻辑电路和时序逻辑电路的各自的特点。 2.编码器和译码器电路设计及工作原理分析。 3.寄存器寄存数码的工作过程(波形)。 4.各种类型计数器的计数状态表、状态转换图、工作波形图。

综合训练(第3、5章) 一、填空题 1. 在数字电路系统中,按照逻辑功能和电路特点,各种数字集成电路可分为_________逻辑电路和_________逻辑电路两大类。 2. 把0和1按一定规律编排,使每组代码具有一个特定的含义的过程,称为_________。把代码的 特定含义翻译出来的过程称为_________。 3. ________常用于接收、暂存、传递数码等。存放n位二进制数码需要______个触发器。 4. 能实现_________操作的电路称为计数器;按计数时各触发器状态转换与计数脉冲是否同步。可 分为_________计数器和_________计数器。_________进制计数器是各种计数器基础。 5. 一个四位二进制减法计数器状态为_________时,再输入一个计数脉冲,计数状态为1111,并向高 位发出__________信号。 6. 要把y0、y1.......y11、y12十三个信号编成二进制代码.至少需要_________位二进制数码。7. 构成计数器的基本电路是__________,如果把n个这类基本电路串联起来,就可以表示 __________位二进制数。 二、判断题(对的打“√”,错的打“×”) 1.组合逻辑电路具有记忆功能。( ) 2.编码是译码的逆过程。( ) 3.移位寄存器每输入一个脉动时,不一定只有一个触发器翻转。( ) 4.译码时每次只有一个输出端输出有效,即该输出端为1,其余为0。( ) 5.移位寄存器即可并行输出也可以串行输出。() 6.数码寄存器存放的数码可以并行输入也可以串行输入。() 7.数码寄存器最简单的寄存器,这种寄存器称为并行输入,并行输出数码寄存器。() 8.右移位寄存器存放的数码将从低位到高位,依次串行输入。() 9.时序逻辑电路结构上的特点是:由门电路和触发器组成。() 10.具有8个触发器的二进制异步计数器能表达256种状态。() 11.表示一位十进制数至少需要二位二进制数。() 12.构成一位十进制计数器至少需要4个触发器。() 13.在异步计数器中,若按自然顺序计数,则要求最低位触发器每输入一个计数脉冲其状态就翻转一次。() 14.显示器属于时序逻辑电路类型。() 15.触发器属于最简单的时序逻辑电路。() 16.八位二进制数能表十进制数的最大值是256。() 17.按8421BCD码进行计数的十进制计数器1010-1111这六种状态不允许出现。( ) 18.构成计数器电路的器件必须有具有记忆能力的。()

实验十 Moore型同步时序逻辑电路的分析与设计

实验十Moore型同步时序逻辑电路的分析与设计 一.实验目的: 1.同步时序逻辑电路的分析与设计方法 2.掌握时序逻辑电路的测试方法。 二.实验原理: 1.Moore同步时序逻辑电路的分析方法: 时序逻辑电路的分析,按照电路图(逻辑图),选择芯片,根据芯片管脚,在逻辑图上标明管脚号;搭接电路后,根据电路要求输入时钟信号(单脉冲信号或连续脉冲信号),求出电路的状态转换图或时序图(工作波形),从中分析出电路的功能。 2.Moore同步时序逻辑电路的设计方法: (1)分析题意,求出状态转换图。 (2)状态分析化简:确定等价状态,电路中的等价状态可合并为一个状态。(3)重新确定电路状态数N,求出触发器数n,触发器数按下列公式求:2n-1

(7)利用卡诺图如图2,求状态方程、驱动方程。 (8)自启动检验:将各无效状态代入状态方程,分析状态转换情况,画出完整的 状态转换图,如图3所示,检查是否能自启动。

时序逻辑电路

课程名称:数字逻辑电路设计实践实验名称:组合逻辑电路设计

时序逻辑电路 1、 实验目的 1. 掌握时序逻辑电路的一般设计过程; 2. 掌握时序逻辑电路的时延分析方法,了解时序电路对时钟信号相关参数的基本要求; 3. 掌握时序逻辑电路的基本调试方法; 4. 熟练使用示波器和逻辑分析仪观察波形图,并会使用逻辑分析仪做状态分析。 2、 实验原理 详见书103~147 3、 实验内容 1. 广告流水灯 a. 实验要求 用触发器、组合函数器件和门电路设计一个广告流水灯,该流水等由8个LED 组成,工作时始终为1暗7亮,且这一个暗灯循环右移。 1 写出设计过程,画出设计的逻辑电路图,按图搭接电路。 1)状态转换图: 现态 次态 Q2(n) Q1(n) Q0(n) Q2(n+1) Q1(n+1) Q0(n+1) 0 0 0 0 0 1 0 0 1 0 1 0 0 1 0 0 1 1 0 1 1 1 0 0 1 0 0 1 0 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 2)建立卡诺图: 001 010 100 011 101 110 000 111 1!1 210n n n Q Q Q +++ 有上表得: Q 0n 1=Q 0 n 0 1 00 01 11 10 2 n Q 10n n Q Q

Q 1n 1=Q 0n ⊕Q 1 n Q 2n 1=Q 0n Q 1n ⊕Q 2n =Q 0n Q 1n ⊕Q 2 n 因此,需要三个D 触发器来实现时序电路,三个D 触发器分别对应Q0、Q1、Q2 通过一片74LS138 3-8线译码器将Q2Q1Q0所对应的二进制码输出转化为相应的0~7号LED 灯的输入电平。 2 将单脉冲加到系统时钟端,静态验证实验电路。 3 将TTL 连续脉冲信号加到系统时钟端,用示波器和逻辑分析仪观察并记录时钟脉 冲CLK 、触发器的输出端Q2、Q1、Q0和8个LED 上的波形。 b . 实验数据 ① 设计电路。 U1A 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4U2A 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4 U3B 74ALS74AN 1D 2 1Q 5 ~1Q 6 ~1CLR 1 1CLK 3 ~1PR 4U4A 74ALS86N U5B 74ALS86N U6A 74LS04N U7A 74LS00N VCC 5V 1 45 78U9 74LS138N Y015Y114Y213Y312Y411Y510Y69Y7 7 A 1 B 2 C 3G16~G2A 4~G2B 5 6 23 VCC VCC 5V VCC LED ② 静态验证 (自拟表格) 将3-8译码器的15Y ~0Y 输出端,从左到右依次接测试箱上的8个LED 灯80~L L ,3个D 触发器共同接箱上经消抖处理的当脉冲信号(上升沿触发)。依次按动单脉冲按钮,得以下结果。见表1. 表1.广告流水灯静态验证结果 次序 L8 L7 L6 L5 L4 L3 L2 L1 1 暗 亮 亮 亮 亮 亮 亮 亮 2 亮 暗 亮 亮 亮 亮 亮 亮 3 亮 亮 暗 亮 亮 亮 亮 亮 4 亮 亮 亮 暗 亮 亮 亮 亮 5 亮 亮 亮 亮 暗 亮 亮 亮 6 亮 亮 亮 亮 亮 暗 亮 亮

同步时序逻辑电路分析与设计

“电工学(二)数字逻辑电路”课程实验报告 实验/实训项目同步时序逻辑电路分析与设计 实验/实训地点 实验/实训小组 实验/实训时间 专业电器工程及其自动化 班级 姓名 学号 指导老师

过程、步骤、代一、实验原理 1. 集成计数器74LS290功能测试。 74LS290是二一五一十进制异步计数器,逻辑简图为图5.1所示。 74LS290具有下述功能: 直接置0(R 0(1),R 0(2)=1),直接置(S 0(1),S 0(2)=1) 二进制计数(CP 1输入Q A 输出) 五进制计数(CP 1输入Q A Q B Q C 输出) 十进制计数(两种接法如图5.2A 、B 所示) 按芯片引脚图分别测试上述功能,并填入表5.1、表5.2、表5.3中。 图5.1 74LS290逻辑图

图5.2 十进制计数器 2. 计数器级连 分别用2片74LS290计数器级连成二一五混合进制、十进制计数器。 (1)画出连线电路图。 (2)按图接线,并将输出端接到LED 数码显示器的相应输入端,用单脉冲作为输入脉冲验证设计是否正确。 (3)画出四位十进制计数器连接图并总结多级计数级连规律。 3. 任意进制计数器设计方法 采用脉冲反馈法(称复位法或置位法),可用74LS290组成任意(M )计数器,图5.3是用74LS290实现模7计数器的两种方案,图(A )采用复位法,即计到M 异步置0,图(B )采用置位法,即计数计到M-1异步置0。 表5.1 功能表 R 0(1) R 0(2) S 0(1) S 0(2) 输出 Q D Q G Q B Q A H H L X H H X L X X H H X L X L L X X L X L L X 表5.2 二一五混合时制 计数 输出 Q A Q D Q G Q B 0 1 2 3 4 5 6 7 8 9

时序逻辑电路的设计方法

5.2 时序逻辑电路的设计方法 本次重点内容: 1、同步时序逻辑电路的设计方法。 2、异步时序逻辑电路的设计方法。 教学过程 5.2.1 同步时序逻辑电路的设计 一、同步时序逻辑电路的设计方法 设计关键:根据设计要求→确定状态转换的规律→求出各触发器的驱动方程。 设计步骤:(先简单介绍,通过以下的举例后,再进行总结,特别再点出设计关键)1.根据设计要求,设定状态,确定触发器数目和类型。画出状态转换图。 2.状态化简 前提:保证满足逻辑功能要求。 方法:将等价状态(多余的重复状态)合并为一个状态。 3.状态分配,列出状态转换编码表 通常采用自然二进制数进行编码。N为电路的状态数。 每个触发器表示一位二进制数,因此,触发器的数目n可按下式确定 2n≥N>2n–1 4.画状态转换卡诺图,求出状态方程、输出方程 选择触发器的类型(一般可选JKF/F或DF/F,由于JK触发器使用比较灵活,因此,在设计中多选用JK触发器。)将状态方程和触发器的特性方程进行比较→驱动方程。 5.根据驱动方程和输出方程画逻辑图。 6.检查电路有无自启动能力。 如设计的电路存在无效状态时,应检查电路进入无效状态后,能否在时钟脉冲作用下自动返回有效状态工作。如能回到有效状态,则电路有自启动能力;如不能,则需修改设计,使电路具有自启动能力。 二、同步时序逻辑电路的设计举例 [例1] 试设计一个同步七进制加法计数器。

解:设计步骤 (1)根据设计要求,设定状态,画状态转换图。 七进制→7个状态→用S0,S1,…,S6表示 状态转换图如下所示: (2)状态化简。 本例中7个状态都是有效状态。 (3)状态分配,列状态转换编码表。 根据式2n≥N>2n–1,→ N=7,n=3,即采用三个触发器。 选用三位自然二进制加法计数编码→列出状态转换编码表。 (4)选择触发器的类型,求出状态方程,驱动方程和输出方程。根据状态转换编码表→得到各触发器次态和输出函数的卡诺图。得 输出方程为: Y= Q2n Q1n

实验二 时序逻辑电路的设计[1]

实验二 时序逻辑电路的设计 一、实验目的: 1、 掌握时序逻辑电路的分析方法。 2、 掌握VHDL 设计常用时序逻辑电路的方法。 3、 掌握时序逻辑电路的测试方法。 4、 掌握层次电路设计方法。 5、 理解时序逻辑电路的特点。 二、实验的硬件要求: 1、 EDA/SOPC 实验箱。 2、 计算机。 三、实验原理 1、时序逻辑电路的定义 数字逻辑电路可分为两类:组合逻辑电路和时序逻辑电路。组合逻辑电路中不包含记忆单元(触发器、锁存器等),主要由逻辑门电路构成,电路在任何时刻的输出只和当前时刻的输入有关,而与以前的输入无关。时序电路则是指包含了记忆单元的逻辑电路,其输出不仅跟当前电路的输入有关,还和输入信号作用前电路的状态有关。 2、同步时序逻辑电路的设计方法 同步时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求,设计出能实现给定逻辑功能的电路。同步时序电路的设计过程: (1)根据给定的逻辑功能建立原始状态图和原始状态表。 ①明确电路的输入条件和相应的输出要求,分别确定输入变量和输出变量的数目和符号; ②找出所有可能的状态和状态转换之间的关系; ③根据原始状态图建立原始状态表; (2)状态化简---求出最简状态图。 合并等价状态,消去多余状态的过程称为状态化简。 等价状态:在相同的输入下有相同的输出,并转换到同一个次态去的两个状态称为等价状态。 (3)状态编码(状态分配)。 给每个状态赋以二进制代码的过程。 根据状态数确定触发器的个数,n n M 221-≤∠(M 为状态数;n 为触发器的个数)。 (4)选择触发器的类型。 (5)求出电路的激励方程和输出方程。 (6)画出逻辑图并检查自启动能力。 3、时序逻辑电路的特点及设计时的注意事项 ①时序逻辑电路与组合逻辑电路相比,输出会延时一个时钟周期。 ②时序逻辑电路一般容易消除“毛刺”。 ③用VHDL 描述时序逻辑电路时,一般只需将时钟信号和异步控制(如异步复位)信号作为敏感信号。

时序逻辑电路(

第六章时序逻辑电路 内容提要 【熟悉】触发器四种电路结构及动作特点,四种逻辑功能及其逻辑关系、逻辑符号,逻辑功能的四种描述方法 【掌握】时序电路的特点和一般分析方法 【熟悉】寄存器的功能、分类及使用方法, 双向移位寄存器的级联【掌握】计数器的功能和分类,级联法、置位法构成N进制计数器【掌握】555定时器构成三种电路的工作特点、连接方法及主要参数一.一.网上导学 二.二.典型例题 三.三.本章小结 四.四.习题答案 网上导学 §6.1时序逻辑电路的特点 时序逻辑电路的特点:任意时刻的输出不仅取决于该时刻的输入,而 且还和电路原来的状态有关,所以时序电路具有记 忆功能。 在第五章中,向大家介绍了组合电路。 组合电路的特点是其任意时刻的输出状态仅取决于该时刻的输入状态。 2.时序电路逻辑功能描述方法 在上面给出的时序电路结构框图中,包括组合逻辑电路和具有记忆功能的存储电路。 输出变量y1,y2,y3。。。。y b,合称输出矢量Y(t)。 输入变量x1,x2,x3。。。。x a,合称输入矢量X(t)。 同样,存储电路的输入、输出称之为矢量P(t)和矢量Q(t)

按照结构图,我们可以列出三组方程:设tn+1,tn分别为相邻的两个离散的时间瞬间。 矢量Y(tn)是X(tn),Q(tn)的函数,称输出方程。 矢量P(tn)是X(tn),Q(tn)的函数,称驱动方程。 矢量Q(tn+1)是P(tn),Q(tn)的函数,称状态方程。 本节问答题 1.1.什么叫组合逻辑电路? 2.2.什么叫时序逻辑电路? 3.3.它们在逻辑功能和电路结构上各有什么特点? 4.4.在时序电路中,时间量tn+1,tn各是怎样定义的?描述时序电路功能需要几个方程,它们各表示什么含义? §6.2触发器 在这一节中,向大家介绍一种最基本的存储电路触发器(flip-flop)。触发器具有以下基本特点: (1)具有两个稳定的(0和1)状态,能存储一位二进制信息; (2)根据不同的输入,可将输出置成0或1状态; (3)当输入信号消失后,被置成的状态能保存下来。 6.2.1 基本RS触发器 一.电路结构及逻辑符号 在本书第三章里,我们讲了各种门电路,若把两个反相器按照a 图的形式连接起来,可以看出,A点和B点信号是反相的,而A点和C点始终保持同一电平。这样,可以把A,C视为同一点(下面的b 图和c图)。在C图中,A,B两点始终反相,而且电路状态稳定,在没有外界干扰或者触发的状态下,电路能够保持稳定的输出。(这一

同步时序逻辑电路的分析方法

时序逻辑电路的分析方法 时序逻辑电路的分析:根据给定的电路,写出它的方程、列出状态转换真值表、画出状态转换图和时序图,而后得出它的功能。 同步时序逻辑电路的分析方法 同步时序逻辑电路的主要特点:在同步时序逻辑电路中,由于所有触发器都由同一个时钟脉冲信号CP来触发,它只控制触发器的翻转时刻,而对触发器翻转到何种状态并无影响,所以,在分析同步时序逻辑电路时,可以不考虑时钟条件。 1、基本分析步骤 1)写方程式: 输出方程:时序逻辑电路的输出逻辑表达式,它通常为现态和输入信号的函数。 驱动方程:各触发器输入端的逻辑表达式。 状态方程:将驱动方程代入相应触发器的特性方程中,便得到该触发器的状态方程。 2)列状态转换真值表: 将电路现态的各种取值代入状态方程和输出方程中进行计算,求出相应的次态和输出,从而列出状态转换真值表。如现态的起始值已给定时,则从给定值开始计算。如没有给定时,则可设定一个现态起始值依次进行计算。 3)逻辑功能的说明: 根据状态转换真值表来说明电路的逻辑功能。 4)画状态转换图和时序图: 状态转换图:是指电路由现态转换到次态的示意图。 时序图:是在时钟脉冲CP作用下,各触发器状态变化的波形图。 5)检验电路能否自启动 关于电路的自启动问题和检验方法,在下例中得到说明。

2、分析举例 例、试分析下图所示电路的逻辑功能,并画出状态转换图和时序图。 解:由上图所示电路可看出,时钟脉冲CP加在每个触发器的时钟脉冲输入端上。因此,它是一个同步时序逻辑电路,时钟方程可以不写。 ①写方程式: 输出方程: 驱动方程: 状态方程: ②列状态转换真值表: 状态转换真值表的作法是: 从第一个现态“000”开始,代入状态方程,得次态为“001”,代入输出方程,得输出为“0”。

第13章_组合逻辑电路和时序逻辑电路习题答案

习题13 13-1分析如习题13-47图所示电路的逻辑功能。 图13-47 习题13-1图 解:Array + = Y+ AB ABC AC 该电路功能为三人表决电路, A具有否决权。 13-2分析如习题13-48图所示电路的逻辑功能。 图13-48 习题13-2图

解: B A C B C A Y ++= 从真值表中可以看出此电路实现的功能是:检测三个输入是否全相同。 13-3 已知一个组合逻辑电路的输入A ,B 和输出Y 的波形如图13-49所示,写出Y 的逻辑表达式,用与非门实现该组合逻辑电路。 图13-49 习题13-3图 解: B A B A B A B A Y ?=+= A B Y

13-4由两个或非门组成的基本RS 触发器及S ,R 端的波形如图13-50所示,请画出Q 端和Q 端的波形。 图13-50 习题13-4图 解: S R 状态不定 状态不定 Q Q 13-5 JK 触发器的逻辑图及输入波形如图13-51,请画出输出端Q 的波形。

图13-51 习题13-5图 解: Q J CP K 13-6 判断下列说法是否正确: (1) 仅有触发器构成的逻辑电路一定是时序逻辑电路。 (2) 仅有门电路构成的逻辑电路一定是组合逻辑电路。 (3) 计数器是执行连续加1操作的逻辑电路。 (4) n 个触发器可以组成存放2n 位二进制代码的寄存器。 (5) 左移移位寄存器是将所存储的数码逐位向触发器的高位移。 (6) 左移移位寄存器的串行输入端应按照先高位后低位的顺序输入代码。 答:(1)对;(2)错;(3)错;(4)错;(5)错;(6)错。 13-7 由四位双向移位寄存器74LS194构成的电路如图13-52所示,设初态为0000,请列出状态转换表。

时序逻辑电路设计题

第1题: 设计一个串行数据检测器,对它的要求是:连续输入3个或3个以上的1时输出为1,其他输入情况下输出为0。 答案 输入数据作为输入变量,用X 表示;检测结果为输出变量,用Y 表示。 设电路没有输入1以前的状态为0S ,输入一个1状态为1S ,连续输入两个1后的状态为2S ,连续输入3个1以后的状态为3S 。状态转换图为: 求得触发器的输入方程为:X K XQ J ==101; 1;010==K Q X J 输出方程:1XQ Y = 画出逻辑图 第2题: 试用JK 触发器和门电路设计一个同步七进制计数器。 答案 因为七进制计数器需要有7个不同的状态,所以需要用三个触发器组成。根据题目要求画出状态转换图: 卡诺图为:

从卡诺图得到的状态方程为: 驱动方程为: 设计得到的逻辑电路图为: 第3题:设计一“011”序列检测器,每当输入011码时,对应最后一个1,电路输出为1。答案 画出原始状态图(或称转移图) 输入端X:输入一串行随机信号 输出端Z:当X出现011序列时,Z=1;否则Z=0

选用T 触发器 表达式为: T 触发器的驱动方程为: 第4题: 用JK 触发器设计时序逻辑电路,状态表如下所示: n n Q Q 01 Y Q Q n n /1 11++ A=0 A=1 00 01/0 11/0 01 10/0 00/0 10 11/0 01/0 11 00/1 10/1 答案 所要设计的电路由4个状态,需要用两个JK 触发器实现,求得JK 触发器的激励方程为:100==K J 011Q A K J ⊕== 输出方程:01Q Q Y = 由输出方程和激励方程画电路 A B C D 1/0 0/0 0/0 1/1 0/0 0/0 1/0 1/0 011XQ Q T +=000XQ Q X T +=0 1Q XQ Z =011XQ Q T +=0 00XQ Q X T +=0 1Q XQ Z =

组合逻辑电路和时序逻辑电路

组合逻辑电路和时序逻辑电路 一、实验目的 1. 熟悉集成电路的引脚排列。 2. 掌握TTL组合逻辑电路的设计方法,完成单元功能电路的设计。 3. 熟悉中规模集成电路译码器、数据选择器的性能与应用。 4. 掌握数字电子技术Multisim软件的使用。 5. 掌握用软件测试D触发器和JK触发器功能的方法。 6. 学会设计和实现具有一定功能的时序逻辑电路。 二、仪器设备 Multisim 10软件 三、实验内容与步骤 1. 用两片74LS00设计一个三人表决电路 要求该电路有3个输入端,1个输出端,输入信号接开关,输出端接发光二极管,当两个以上的人同意时,发光二极管亮。 2. 设计一个三输入三输出的逻辑电路。 要求用2-4译码器74LS139或数据选择器74LS153设计电路,实现功能如下:当A=1,B=C=0时,红绿灯亮; 当B=1,A=C=0时,绿黄灯亮; 当C=1,A=B=0时,黄红灯亮;

当A=B=C=0时,三灯全亮; 其余情况三灯全灭。 3. 利用D触发器或JK触发器和与非门设计一个4人抢答器 要求用开关作为抢答输入,发光二极管作为抢答输出,主持人用单脉冲作为清零输入。 4. 利用中规模计数器74LS161实现任意进制计数器 四、注意事项 1.所用全部器件的输出端不允许与地或电源相连接 2.器件本身的电源和地切勿接反 3.接逻辑电路之前,必须先测试所用单片组件之功能 4.检测导线的好坏 五、实验步骤及过程 1.用两片74LS00组成的三人表决电路。 A、B、C三个单刀单掷开关表示输入,高电平表示同意,悬空(0表示 不同意),LED小灯表示投票结果。仿真电路图如下:

14组合逻辑电路、触发器和时序逻辑电路

周测14组合逻辑电路、触发器和时序逻辑电路 一、单项选择题(每题2分,共20分) ( )1.以下能防止空翻现象的触发器是________ A.基本RS 触发器 B.同步RS 触发器 C.主从RS 触发器 D.RS 触发器 ( )2.构成加法器的基本电路是________ A.基本放大电路 B.限幅电路 C.门电路 D.触发器 ( )3.用二进制异步计数器从零计到十进制数50,至少需要触发器的个数为________ A.S B.6 C.7 D.4 ( )4.寄存器主要用于________ A.存储数码和信息 B.水久存储二进制数码 C.存储十进制数码 D.暂存数码和信息 ( )5.如果要存储6位二进制数码通常要用________个触发器来构成寄存器。 A.2 B.3 C.6 D.12 ( )6.抗千扰能力较差的触发方式是________ A.同步触发 B.上升沿触发 C.下降沿触发 D.主从触发 ( )7.二—十进制译码器有________ A.3个输入端,8个输出端 B.4个输入端,10个输出端 C.4个输入端,9个输出端 D.3个输入端,9个输出端 ( )8.七段显示译码器要显示数“2”则共阴极数码显示器的a —g 引脚的电平应为________ A.1101101 B.1011011 C.1111011 D.1110000 ( )9.3位二进制编码器输人信号为1时,输出Y2Y1Y0。= A. 100 B.110 C.011 D.101 ( )10.十进制数(67)10码对应的8421码是________ A.10000111 B.1100111 C.1100011 D.1100110 二、判断题(每题2分,共20分) ( )1.JK 触发器的特性方程是N N N Q K Q J Q +=+1。 ( )2.主从RS 触发器工作分两拍进行,先是从触发器工作再是主触发器工作。 ( )3.半导体数码管是将发光管排列成“日”字形状制成的。 ( )4.译码器属于组合逻辑电路,其输入的具有特定含义的二进制的代码,输出的是数字而不是信号。 ( )5.组合逻辑电路的分析是指根据实际问题设计出相应的逻辑电路图。 ( )6. 数码显示器属于时序逻辑电路类型。 ( )7.移位寄存器每输入一个脉冲时,不一定只有一个触发器翻转。 ( )8.将JK 触发器的JK 端连在一起作为输人端,就构成了D 触发器。 ( )9.触发器能够存储一位二值信号。 ( )10.主从触发器电路中,主触发器和从触发器输出状态的翻转是同时进行的。 三、填空题(每题2分,共20分) 1.由或非门组成的基本RS 触发器输人信号不允许R=________,S=________。 2.T 触发器要预先设置为1状态,应将D S 设置为________电平,D R 设置为________电平。 3.具有置0、置1功能的触发器是________。 4.组合逻辑电路不具有________功能,它的输出直接由电路的________所决定,与输入信号作用前的电路状态无关。 5.逻辑电路按其逻辑功能和结构特点可分为两大类,一类为________________,另一类为________________。 6.从器件特性来分,数字集成电路有________和________两大类。

实验四:时序逻辑电路的应用

时序逻辑电路的应用 ●实验目的: 1.实现0-9十进制数计数(使用74LS90,74LS47芯片);2.实现六进制数计数(使用74LS90,74LS47芯片,异步置零);3.实现0 2 4 6 8 1 3 5 7 9 的计数。 ●实验原理: 1.要使数字显示译码器显示0-9的计数,必须在输入端接入74LS47译码器的输出,而该译码器需要在输入端引入 8421BCD码; 这样以来,需要用74LS90输出8421BCD码,可通过以下过程 实现:时钟信号 CP1(输入) Q0(输出) CP2 (输入) Q3Q2Q1Q0(输出8421BCD码,Q3为最高位)。 电路图如图一: 图表1

2. 列出74LS90的输出的8421BCD 码与数字显示译码器译码器显 示数字之间的关系: 从这张表格我们可以看到:当输出为0110时,输出应该自动清零;同时我们发现,该时刻Q 2 Q 1同时为一,之前的其它组合并没有这个特点;而且74LS90有两个清零端RV1和RV2,当同时为一是,便自动清零。于是我们只需要将Q 2 Q 1反馈到RV1 RV2,同时74LS4 D 端接地,便 能实现六进制数计数。 电路图如图二: 图表 2 3. 列出74LS90的输入与数字显示译码器译码器显示数字之间 Q 3 Q 2 Q 1 Q 0 显示 0 0 0 0 0 0 0 1 1 0 0 1 0 2 0 0 1 1 3 0 1 0 0 4 0 1 0 1 5 1 1 0 0(6)

的关系和5421BCD 码: 观察以上两张表:将右表的Q 0列移动至最后一列,便得到左表,由此我们可以用74LS90产生5421BCD 码,然后将最高位接入74LS47的最低位A 端,其余依次由高到低接入D C B 。 5421BCD 码的产生方法为:时钟信号 CP 2(输入) Q 3 (输出) CP 1(输入) Q 0Q 3Q 2Q 1(输出5421BCD 码,Q 0为最高位)。 电路图如下图: Q 3 Q 2 Q 1 Q 0 显示 0 0 0 0 0 0 0 1 0 2 0 1 0 0 4 0 1 1 0 6 1 0 0 0 8 0 0 0 1 1 0 0 1 1 3 0 1 0 1 5 0 1 1 1 7 1 1 9 Q 0 Q 3 Q 2 Q 1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1

第13章触发器及时序逻辑电路习题

第十三章 触发器和时序逻辑电路 13.1重点内容提要 时序逻辑电路由组合逻辑电路和具有记忆作用的触发器构成。时序逻辑电路的特点是:其输出不仅仅取决于电路的当前输入,而且还与电路的原来状态有关。 1. 双稳态触发器 双稳态触发器的特点: 1).有两个互补的输出端 Q 和Q 。 2).有两个稳定状态。“1”状态和“0” 状态。通常将 Q = 1和Q = 0 称为“1”状态,而把Q = 0和Q = 1称为“0” 状态。 3).当输入信号不发生变化时,触发器状态稳定不变。 4).在一定输入信号作用下,触发器可以从一个稳定状态转移到另一个稳定状态。 按其逻辑功能,触发器可分为:RS 触发器,JK 触发器、D 触发器、T 触发器和T ’触发器。 各时钟控制触发器的逻辑符号和逻辑功能见表13.1.1: 名称 逻辑符号 次态方程 RS 触发器 Q R S Q n +=+1 =?S R 0 (约束方程) JK 触发器 1n n n Q JQ KQ +=+ D 触发器 D Q n =+1 T 触发器 1n n Q T Q +=⊕ T ’ 触发器 1n n Q Q += 把一种已有的触发器通过加入转换逻辑电路,可以转换成为另一种功能的触发器。 2.同步时序逻辑电路的分析

同步时序逻辑电路的分析步骤如下: 1.由给定的逻辑电路图写出下列各逻辑方程式: (1)各触发器的特性方程。 (2)各触发器的驱动方程。 (3)时序电路的输出方程。 2.将驱动方程代入相应触发器的特性方程,求得电路的状态方程(或次态方程)。 3.根据状态方程和输出方程,列出该时序电路的状态表,画出状态转换图或时序图。 4.根据电路的状态转换图说明该时序逻辑电路的逻辑功能。 3.典型的时序逻辑电路 在数字系统中,最典型的时序逻辑电路是寄存器和计数器。 1)寄存器 寄存器是用来存储数据或运算结果的一种常用逻辑部件。寄存器的主要组成部分是在双稳态触发器基础上加上一些逻辑门构成。按功能分,寄存器分为数码寄存器和移位寄存器。移位寄存器是既能寄存数码,又能在时钟脉冲的作用下使数码向高位或向低位移动的逻辑功能部件。通常有左移寄存器、右移寄存器、双向移位寄存器和循环移位寄存器。移位寄存器可实现数据的串行、并行转换,数据的运算和数据的处理等。 2)计数器 计数器是一种对输入脉冲数目进行计数的时序逻辑电路,被计数的脉冲信号称为计数脉冲。计数器除计数外,还可以实现定时、分频等,在计算机及数字系统中应用极广。 计数器种类很多,通常有如下不同的分类方法。 (1)按逻辑功能可分为加法计数器、减法计数器和可逆计数器。 (2)按计数进制可分为二进制计数器、十进制计数器和任意进制计数器等。 (3)按工作方式可分为同步计数器和异步计数器。 集成电路74161型四位同步二进制计数器 图13.1.1为74161型四位同步二进制可预置计数器的外引线排列图及其逻辑符号,其中D R 是异步 (a ) 外引线排列图 (b ) 逻辑符号 图13.1.1 74161型四位同步二进制计数器 清零端,LD 是预置数控制端,0123A A A A 是预置数据输入端,EP 和ET 是计数控制端,Q 3Q 2Q 1Q 0是计数输出端,RCO 是进位输出端。74161型四位同步二进制计数器具有以下功能: ① 异步清零。D R =0时,计数器输出被直接清零,与其他输入端的状态无关。 ② 同步并行预置数。在D R =1条件下,当LD =0且有时钟脉冲CP 的上升沿作用时,3A 、2A 、1A 、0A 输入端的数据3d 、2d 、1d 、0d 将分别被3Q 、2Q 、1Q 、0Q 所接收。 ③ 保持。在D R LD ==1条件下,当=?EP ET 0,不管有无CP 脉冲作用,计数器都将保持原有状态

北邮数电实验之组合逻辑电路、时序逻辑电路

北京邮电大学 数字电路与逻辑设计实验报告 (实验2) 电子202-赵依然-2018212048 摘要:本次数字电路与逻辑设计实验以初步掌握VHDL语言设计简单的数字电路,并且在QuartusⅡ上仿真为目的,加深组合逻辑电路和时序逻辑电路的基本原理、设计理念、运转方式。 关键词:组合逻辑电路时序逻辑电路VHDL QuartusⅡ仿真一:实验1 实验内容1 1.1.1实验名称: VHDL组合逻辑电路设计-4选1数据选择器 1.1.2实验任务要求: 用VHDL语言设计实现一个4选1数据选择器,根据地址端的不同取值选择不同的数据端到输出端,仿真验证其功能。 1.2 电路设计及VHDL代码及注释 1.2.1 设计原理:利用功能表进行判断。设计数据输入端a3-a0和地址端s1-s0,输出端c,当地址端为11时c端输出a3的值,当地址端为10时c端输出a2的值,当地址端为01时c端输出a1的值,当地址端为00时c端输出a0的值。这样就确定了电路的逻辑。

1.2.2 VHDL代码及注释: library ieee; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_arith.all; use ieee.STD_LOGIC_unsigned.all; entity mux4 is port( a:in std_logic_vector(3 downto 0); s:in std_logic_vector(1 downto 0); c:out std_logic ); end mux4; architecture mux4_arch of mux4 is begin process(s) begin case s is when "00"=>c<=a(0);--当输入00,输出a(0) when "01"=>c<=a(1); when "10"=>c<=a(2); when "11"=>c<=a(3); end case;

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