课程设计 进制计数器
西南科技大学信息工程学院电子技术与创新实践基地
《现代电子系统设计》
课程设计报告
设计题目：现代电子系统设计-74163设计29/28进制计
数器
专业班级：
姓名：
学号：
指导教师：
设计期限：2010.10-2011.1
一、设计任务
用74163设计29/28进制计数器。
二、设计要求
用74163设计29/28进制计数器，结果用数码管显示，用开关切换两种进制显示方式。
三、设计内容
1.设计思想
①74163为异步可预置计数器，29/28进制从0开始计数，则当数码管显
示到28/27时就清零，74163为16进制计数器，所以要用两片74163
级联
②因为结果需用数码管显示则还要用到译码器，用七段显示数码管需要
用七段译码器
③当数码管显示到28/27时通过与非门反馈到74163清零端，将数码管
清零，实现29/28进制计数器的设计。
2.系统方案或者电路结构框图
因为要实现29/28进制，所以要用到开关一个、3输入的与非门和与门各一个，由上还可知需要1个时钟沿驱动两片74163的级联，两片74163后各接一个4511，两个七段数码管。
3.设计和使用说明
在multisim中进行仿真，用系统自带的时钟控制74163的计数，74163为16进制异步可预置计数器，CLR(1)为异步清零端，当CLR为0时，计数器直接被清零，与其他控制状态无关，LOAD(9)为预置数控制端，在CLR为1，LD为0
时A、B、C、D输入端的数据将分别被QA、QB、QC、QD所接收，CLK(2)为时钟输入端，输入时钟控制74163的计数，EP(7)、ET(10)为计数控制端，当EP*ET=0时，不管CLK作用，计数器都将保持原有状态不变，EP=0、ET=1时，进位输出RCO也保持不变，ET=0时，不管EP状态如何，RCO都为0，A(3)、B(4)、C(5)、D(6)为数据输入端，QA(14)、QB(13)、QC(12)、QD(11)为数据输出端，RCO(15)为进位输入端
将第一片的RCO接入到第二片的EP、ET端，成为级联，当数码管显示28时，两片74163的输出为00101000，用与非门连接第一片13和第二片11脚反馈输入到LOAD端，当数码管显示27时，两片74163输出为00100111，用四输入与非门连接第二片13和第一片的14、13、12、11脚反馈到LOAD端，这样可在数码管显示28/27时对74163置数，实现29/28进制计数器的设计。
在74163输出之后接两片4511译码，4511中EL为锁定控制端，当EL为0时允许译码输出，BI为消隐输入控制端，当为0时不管其它输入端状态如何，七段数码管均处于熄灭（消隐）状态，不显示数字，当为1时可以译码输出，LT为测试输入端，当BI=1,LT=0时译码输出全为1，不管输入DCBA 状态如何，七段均发亮，显示“8”。它主要用来检测数码管是否损坏。所以只有当4511EL、BI、LT、分别为0、1、1时才工作在译码状态。
之后再接两个共阴数码管，而VCC+5V相对数码管电压太大，所以在数码管后接上拉电阻，之后接地使显示管工作。
在DXP中没有时钟，所以要用555来设计一个时钟来控制74163的计数。即设计一个单稳态电路来代替时钟周期对74163的控制。单稳态触发器只有一个稳态状态。在未加触发信号之前，触发器处于稳定状态，经触发后，触发器由稳定状态翻转为暂稳状态，暂稳状态保持一段时间后，又会自动翻转回原来的稳定状态。
用555定时器构成的单稳态触发器，R、C为外接元件，触发脉冲u1由2端输入。5端不用时一般通过0.01uF电容接地，以防干扰。改变R、C的值，可改变输出脉冲宽度，从而可以用于定时控制。
仿真图如下：
开关可切换两种进制显示方式。
DXP原理图如下：
用555设计的时钟代替multisim中的时钟控制74163计数。PCB板图如下：
3D效果图：
60进制计数器设计
《数字电子技术基础》课程设计任务书 专业：16电气工程及其自动化 班级：专升本二班 学号：160732060 姓名：王冬 指导教师：耿素军 二零一六年十二月二十七日
目录 1、计数器的概述 (3) 2、六十进制计数器 (4) 2.1设计要求 (4) 2.2设计方案框架图 (4) 3、六十进制计数器设计描述 (5) 3.1设计的思路 (5) 3.2设计的实现 (7) 4、六十进制计数器的仿真设计与仿真的结果 (10) 4.1基本电路分析仿真设计 (11) 4.2 计数器电路的仿真的结果 (12) 5、心得体会 (13) 6、参考文献 (13)
1、计数器概述 计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 计数器的种类 1.按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数器和异步计数器两种。 2.按照计数过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为减法计数器，可增可减的叫做可逆计数器。
60进制计数器课程设计报告
电子技术基础实验 课程设计 60进制计数器
一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、C、D是数据输入端； QA、QB、QC、QD是数据输出端。
图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 4．计数。CLR=LOAD=ENP=ENT=1时，74LS161处于计数状态。 表1 74LS161功能表
基于Quartus六十进制计数器的设计说明
EDA技术实践课程设计 2014年 7月 25日
EDA技术实践课程设计任务书 课程 EDA技术实践课程设计 题目六十进制计数器 专业学号 主要容： 利用QuartusII设计一个六十进制计数器。该电路是采用整体置数法接成的六十进制计数器。首先需要两片74160接成一百进制的计数器，然后将电路的59状态译码产生LD′=0信号，同时加到两片74160上，在下一个计数脉冲（第60个计数脉冲）到达时，将0000同时置入两片74160中，从而得到六十进制计数器。主要要求如下：（1）每隔1个周期脉冲，计数器增1； （2）当计数器递增到59时，进位端波形发生跳变，说明计数器产生进位信号，之后计数器会自动返回到00并重新计数； （3）本设计主要设备是两片74160同步十进制计数器，时钟信号通过建立波形文件得以提供。 主要参考资料： [1] 朱正伟.EDA技术及应用[M].第2版.：清华大学，2013. [2] 国洪.EDA技术与实验[M].：机械工业，2009. [3] 忠平，高金定，高见芳.基于QuartusII的FPGA/CPLD设计与实践[M].：电子工业，2010. [4] 颂华.数字电子技术基础[M].第2版.：电子科技大学，2009. [5] 阎石.数字电子技术基础[M].第5版.：高等教育，2006. [6] 康华光.电子技术基础：数字部分[M].：高等教育，2000. 完成期限 2014.7.21——2014.7.25 指导教师 专业负责人 2014年 7 月18日
目录 1 设计 (1) 2 方案选择与电路原理图的设计 (1) 2.1 单元电路一：十进制计数器电路（个位） (2) 2.2 单元电路二：十进制计数器（十位） (3) 2.3 单元电路三：置数与进位电路 (3) 3 元件选取与电路图的绘制 (4) 3.1 元件选取 (4) 3.2 电路图的绘制 (4) 4 编译设计文件 (5) 5 仿真设计文件 (6) 6 总结 (10) 参考文献 (11)
设计60进制计数器 数电课程设计
电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：姓名：学号：电气工程学院电自1418 刘科 20
用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联 目录 第1章概述 (1) 计数器设计目的 (1) 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 74LS161的功能 (2)
方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 基本电路分析设计 (4) 计数器电路的仿真 (6) 第4章总结 (8)
六十进制计数器设计
六十进制计数器 设计报告 姓名： 学号： 班级：13电气工程1班 系别：自动化工程系 指导教师： 时间： 2015-1-10
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (3) 2.六十进制计数器设计描述 (4) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (7) 3.1基本电路分析设计 (7) 3.2 计数器电路的仿真 (10) 4.总结 (13) 4.1遇到的问题及解决方法 (13) 4.2实验的体会与收获 (14)
◆1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然后继续计 时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且由200HZ， 5V电源供给。作高位芯片与作低芯片位之间级联。 4)两个芯片间的级联。 ◆2.六十进制计数器设计描述
设计60进制计数器数电课程设计
. . .. .. 电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院：班级：： 学号： 电气工程学院 电自1418 刘科2014303010328
用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联
目录 第1章概述 (1) 1.1 计数器设计目的 (1) 1.2 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 2.1 74LS161的功能 (2) 2.2 方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 3.1 基本电路分析设计 (4) 3.2 计数器电路的仿真 (6) 第4章总结 (8)
100进制同步计数器设计
实验名称：100进制同步计数器设计 专业班级：姓名：学号：实验日期： 一、实验目的： 1、掌握计数器的原理及设计方法； 2、设计一个0~100的计数器； 3、利用实验二的七段数码管电路进行显示； 二、实验要求： 1、用VHDL 语言进行描写； 2、有计数显示输出； 3、有清零端和计数使能端； 三、实验结果： 1. VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; PACKAGE my_pkg IS Component nd2 -- 或门 PORT (a,b: IN STD_LOGIC; c: OUT STD_LOGIC); END Component; Component led_decoder PORT (din:in std_logic_vector(3 downto 0 ); --四位二进制码输入 seg:out std_logic_vector(6 downto 0) ); --输出LED七段码 END Component; 1
Component CNT60 --2位BCD码60进制计数器 PORT ( CR:IN STD_LOGIC; EN:IN STD_LOGIC; CLK:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component CNT100 --带使能和清零信号的100进制计数器PORT ( CLK:IN STD_LOGIC; EN:IN STD_LOGIC; CLR:IN STD_LOGIC; OUTLOW:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0); OUTHIGH:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0) ); END Component; Component freq_div --50MHZ时钟分频出1Hz PORT ( clkinput : IN STD_LOGIC; output : OUT STD_LOGIC ); END Component;
六十进制
《60进制计加法数器的设计》 设计报告 姓名：\\\\\\ 学号：\\\\\\\\\\\\ 班级：应用电子1001 系别：电子工程系 指导教师：杨旭、张楠 时间：2012-5-28—2012-6-1
目录 1.概述 (2) 1.1计数器设计目的 (3) 1.2计数器设计组成 (4) 2.六十进制计数器设计描述 (5) 2.1设计的思路 (6) 2.2设计的实现 (6) 3. 六十进制计数器的设计与仿真 (4) 3.1基本电路分析设计 (2) 3.2 计数器电路的仿真 (1) 4.总结 4.1遇到的问题及解决方法 (4) 4.2实验的体会与收获 (5)
1概述 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。 计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器、十进制计数器和任意进制计数器。根据计数器的增减趋势，又分为加法、减法和可逆计数器。还有可预制数和可变程序功能计数器等等。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。 计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。
1.1计数器设计目的 1)每隔1s，计数器增1；能以数字形式显示时间。 2)熟练掌握计数器的各个部分的结构。 3)计数器间的级联。 4)不同芯片也可实现六十进制。 1.2计数器设计组成 1)用两个74ls192芯片和一个与非门实现。 2)当定时器递增到59时，定时器会自动返回到00显示，然 后继续计时。 3)本设计主要设备是两个74LS160同步十进制计数器，并且 由200HZ，5V电源供给。作高位芯片与作低芯片位之间 级联。 4)两个芯片间的级联。 2.六十进制计数器设计描述 2.1设计的思路 1)芯片介绍：74LS192 为加减可逆十进制计数器，CPU 端是加计数器时钟信号，CPD是减计数时钟信号RD=1 时无论时钟脉冲状态如何，直接完成清零功能。RD=0， LD=0 时，无论时钟脉冲状态如何，输入信号将立即被 送入计数器的输出端，完成预置数功能。 2)十进制可逆计数器74LS192引脚图管脚及功能表
verilog实验60进制计数器
module counter60(clk_in,clkout,rst,out); input clk_in,rst; output [6:0] out; output clkout; reg [6:0] out1; reg [6:0] out2; reg [3:0] cnth; reg [3:0] cntl; reg [7:0] cnt; always @(posedge clk_in) begin if(!rst) cnt<=8'd0; else cnt<=cnt+8'd1; end assign clkout=cnt[4]; always @(posedge clkout or negedge rst) begin if(!rst) {cnth,cntl}<=8'd0; else if(cnth==5&&cntl==9) {cnth,cntl}<=8'd0; else if(cntl==4'd9) begin cntl<=4'd0; cnth<=cnth+4'd1; end else cntl<=cntl+4'd1; end always @(cnth) begin case(cnth) 4'd0:out1=7'b011_1111;//0 4'd1:out1=7'b000_0110;//1 4'd2:out1=7'b101_1011;//2 4'd3:out1=7'b100_1111;//3 4'd4:out1=7'b110_0110;//4 4'd5:out1=7'b110_1101;//5 default:out1=7'b011_1111;//0 endcase end
60进制计数器设计(VHDL)
《EDA技术》课程实验报告 学生姓名：黄红玉 所在班级：电信100227 指导教师：高金定老师 记分及评价： 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】4分 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上选择恰当的模式进行验证，目标芯片为ACEX1K系列EP1K30TC144-3。 【发挥部分】1分 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity jinzhi60 is port(clk:in std_logic; co:out std_logic; qh:buffer std_logic_vector(3 downto 0); ql:buffer std_logic_vector(3 downto 0)); end entity jinzhi60; architecture art of jinzhi60 is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000";
if(qh=5)then qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 由以上代码编译，仿真，得到一下时序仿真波形图。 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式：模7 2、引脚锁定情况表：
设计任意进制计数器
设计任意进制计数器 一、实验目的 掌握中规模集成计数器的使用方法及功能测试方法。 二、实验内容及要求 采用（74LS192）复位法或预置数法设计一个三位十进制计数器。要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。 三、设计过程 74LS192是中规模同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列如图所示。74LS192（CC40192）的功能如下表所示。 1234A B C D 4 3 2 1 D C B A 161514131211109 Vcc D CR BO CO LD D D D Q Q CP CP Q Q GND 12345678 D 1 1 023 3 u2 74LS192 CR：清除端CP u：加计 数端 LD ：置数端CP D：减计 数端 CO ：非同步进位输出端 BO ：非同步借位输出端 D3、D2、D1、D0：数据输入端 Q3、Q2、Q1、Q0：输出端 74LS192引脚排列图 表74LS192（CC40192）的功能 输入端输出端功能 CR LD CP u CP D D3 D2 D1 D0 Q3 Q2 Q1 Q0 1 ×××××××00 0 0 清零 0 0 ×× d c b a d c b a 置数 0 1 ↑ 1 ××××0000~1001加计数1001时CO=0 0 1 1 ↑××××1001~0000减计数0000时BO=0 用M进制集成计数器可以构成N（任意）进制的计数器。通常用反馈清零 法和反馈置数法。当计数器的计数N＞M时，则要用多片M进制计数器构成。 其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时， 其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位 芯片计数器发一个信号，使其脱离保持状态，进入计数状态。现以233为例为计 数容量进行设计。由于233为三位数，因此需用三块74LS192。 1、清零法： CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个 初态：0000 终态：233－1＝232即：0010 0011 0010 状态转换图：（略）
课程设计：六十进制计数器的设计
一、实验目的 1．进一步掌握VHDL语言中元件例化语句的使用 2．通过本实验，巩固利用VHDL语言进行EDA设计的流程 二、实验原理 1．先分别设计一个六进制和十进制的计数器，并生成符号文件2．利用生成的底层元件符号，设计六十进制计数器顶层文件 三、实验步骤 （略） 四、实验结果
六进制计数器源程序cnt6.vhd： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE. STD_LOGIC_UNSIGNED.ALL; ENTITY CNT6 IS PORT (CLK, CLRN, ENA, LDN: IN STD_LOGIC; D: IN STD_LOGIC_VECTOR(3 DOWNTO 0); Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC); END CNT6; ARCHITECTURE ONE OF CNT6 IS SIGNAL CI: STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGIN PROCESS(CLK, CLRN, ENA, LDN) BEGIN IF CLRN='0' THEN CI<="0000"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='0' THEN CI<=D; ELSIF ENA='1' THEN IF CI<5 THEN CI<=CI+1; ELSE CI<="0000"; END IF; END IF; END IF; Q<=CI; END PROCESS; COUT<= NOT(CI(0) AND CI(2)); END ONE;
EDA60进制计数器设计
《EDA技术》课程实验报告 学生姓名： 所在班级： 指导教师： 记分及评价： 报告满分3分 得分 一、实验名称 实验6：60进制计数器设计 二、任务及要求 【基本部分】 1、在QuartusII平台上，采用文本输入设计方法，通过编写VHDL语言程序，完成60进制计数器的设计并进行时序仿真。 2、设计完成后生成一个元件，以供更高层次的设计调用。 3、实验箱上进行验证。 【发挥部分】 在60进制基础上设计6进制计数器，完成时序仿真。 三、实验程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity sixth is port(clk:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0);--shi wei ql:buffer std_logic_vector(3 downto 0));--ge wei end entity sixth; architecture art of sixth is begin co<='1'when(qh="0101"and ql="1001")else'0'; process(clk) begin if(clk='1')then if(ql=9)then ql<="0000"; if(qh=5)then
qh<="0000"; else qh<=qh+1; end if; else ql<=ql+1; end if; end if; end process; end architecture art; 四、仿真及结果分析 图6-1 60进制计数器仿真图 用VHDL语言实现一个六十进制计数器，该计数器有计数使能端en，清零端clr和进位输出端co。档en=1时，计数器正常计数；当clr=1时，计数器清零。最后在试验箱上仿真，数码管显示了0到59，则60进制计数器完成。 五、硬件验证 1、选择模式： 2、引脚锁定情况表： 六、小结 1、六进制程序 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity six is port(clk,en,clr:in std_logic; co:out std_logic;--jin wei qh:buffer std_logic_vector(3 downto 0));--shi wei end entity six; architecture art of six is begin co<='1'when(qh="0101" and en='1')else'0';
六十进制计数器综合设计
物理与机电工程学院（2015——2016 学年第一学期） 《计算机辅助电路设计》 综合设计报告 可编程计数器 专业：电子信息科学与技术学号：2014216041 姓名：张腾 指导教师：周佐
项目十七可编程计数器 一、设计目的及任务 1.1设计目的 掌握74LS90的功能原理；利用74LS90完成简单计数器电路设计。 每隔1s，计数器增1；能以数字形式显示时间。熟练掌握计数器的各个部分的结构。计数器间的级联。不同芯片也可实现六十进制。 1.2设计任务 利用两片74Ls90构成六十进制（0~59）计数器，并用Altium Designer 进行仿真。 二、原理及过程 2.1系统原理图 2.2原理分析 认识芯片： 74LS90计数器是一种中规模二-五-十进制异步计数器，管脚图如图所示。 R01、R02是计数器置0端，同时为1有效；R91和R92为置9端，同时为1时有效；若用A输入，QA输出，为二进制计数器；如B为输入，QB-QD可输出五进制计数器；将QA与B相连，A做为输入端，QA-QD输出十进制计数器；若QD与A输入端相连，B为输入端，电路为二-五混合进制计数器。
74LS90的功能表： 2.3理论分析 当接通电源，电路开始工作时，显示器显示从0开始依次递增到59，然后重新回到0再开始依次递增到59，如此反复，直到关掉电源。
三、系统仿真 3.1仿真原理图 3.2仿真结果图 3.3仿真步骤 1.按可编程计数器的原理图在Multisim中连接电路。 2.打开开关，开始仿真. 3.4仿真结果及分析 显示器可显示:00、01、02、03、04、05、06、07、08、09、1-、11、12、13、14、15、16、17、18、19、20、21、22、23、24、25、26、27、28、29、30、31、32、33、34、35、36、37、38、39、40、41、42、43、44、45、46、47、48、49、50、51、52、53、54、55、56、57、58、59。
设计60进制计数器--电子技术基础课程设计
X X 大学 电子技术基础实验 课程设计 用74LS161设计六十进制计数器 学院： 班级： 姓名： 学号：
用74LS161设计六十进制计数器 摘要 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 利用两片74LS161分别作为六十进制计数器的高位和低位，分别与数码管连接。把其中的一个通过一个与门器件构成一个十进制计数器，另一个芯片构成六进制计数器。十进制计数器（个位）和六进制计数器（十位）均采用反馈清零法利用两个74LS161构成。当个位计数器从1001计数到0000时，十位计数器要计数一次，可通过两芯片之间级联实现。使用200HZ时钟信号作为计数器的时钟脉冲。根据设计基理可知，计数器初值为00，按递增方式计数，增到59时，再自动返回到00。 关键字：60进制，计数器，74LS161，级联
目录 第1章概述 (1) 1.1 计数器设计目的 (1) 1.2 计数器设计组成 (1) 第2章六十进制计数器设计描述 (2) 2.1 74LS161的功能 (2) 2.2 方案框架 (3) 第3章六十进制计数器的设计与仿真 (4) 3.1 基本电路分析设计 (4) 3.2 计数器电路的仿真 (6) 第4章总结 (8)
数字电子技术六十进制计数器制作样本
数字电子技术 仿 真 实 验 报 告 学院: 计算机科学学院 班级: 信科10级01班 学号: 姓名: 第一章设计方案论证 1.1、选择论证的基本过程 1）每隔1s, 计数器增1; 能以数字形式显示时间。 2）当定时器递增到59时, 定时器会自动返回到00显示, 然后继续计时。整个计数过程中, LED1即发光灯会显示进位信号。
3）本设计主要设备是两个74LS160同步十进制计数器, 而且由300HZ, 5V电源供给。 1.2、设计方案框图 使用300HZ555定时器作为计数器的输入信号。根据设计基理可知, 计数器初值为00, 按递增方式计数, 增到59时, 再自动返回到00。此电路能够作为简易数字时钟的分钟显示。图1.2为60进制计数器的总体框图。 图1.2 系统总体框图 第二章单元电路设计 2.1、十进制计数器( 个位) 电路 本电路采用74LS160作为十进制计数器, 它是一个具有异步清零、同步置数、能够保持状态不变的十进制上升沿计数器。功能如表2-1 表2-1 十进制计数器功能表
× 1 1 0 1 保持 × 1 1 ×0 保持 ↑ 1 1 1 1 计数 连接方式如图2.1 图2.1 十进制计数器( 个位) 2.2、十进制计数器( 十位) 电路 图2.2 十进制计数器( 十位) 2.3、 555定时器 555定时器是一种模拟电路和数字电路相结合的中规模集成器件, 它性能优良, 适用范围很广, 外部加接少量的阻容元件能够很方便地组成单稳态触发器和多谐振荡器, 以及不需外接元件就可组成施密特触发器。因此集成555定时被
广泛应用于脉冲波形的产生与变换、 测量与控制等方面。 图2.3为用555定时器设计的多谐振荡器的电路图及其电路产生的波形。 图2.3 多谐振荡器 由多谐振荡器原理, 结合上图可知其振荡周期T=T 1+T 2。T 1为电容充电时间, T 2为电容放电时间。 充电时间 11212()ln 20.7()T R R C R R C =+≈+ 放电时间 222ln 20.7T R C R C =≈ 矩形波的振荡周期121212ln 2(2)0.7(2)T T T R R C R R C =+=+≈+ 555组成的多谐振荡器实际电路参数的选择: 由于实际电路所给的器件有限, 其R 1 = R 2 =510 K Ω, RC 振荡器电容为1uF , 五号管脚所接的Cs 为10PF 。因此其振荡周期为T =11212()ln 20.7()T R R C R R C =+≈+ =1.53*0.7=1.071s, 因此其周期为约为1s. 2.4、 置数电路 图2.4 置数电路
任意进制计数器的构成方法
任意进制计数器的构成方法 从降低成本的角度考虑，集成电路的定型产品必须有足够大的批量。因此，目前常见的计数器芯片在计数进制上只做成应用较广的几种类型，如十进制、十六进制、7位二进制、12位二进制、14位二进制等。在需要其他任意一种进制的计数器时识能用已有的计数器产品经过外电路的不同连接方式得到。假定已有的是N进制计数器，而需要得到的是M进制计数器。这时有M 60进制计数器设计 (1) 绪论 (1) 1.1设计背景 (1) 1.2设计思想 (1) 2器件介绍 (2) 2.1电阻 (2) 2.2电容 (3) 2.3 555秒发生器 (3) 2.4 74ls00 (5) 2.574ls90 (6) 2.674ls48 (7) 3软件仿真 (8) 3.1 555仿真图 (8) 3.2 60进制仿真图 (9) 3.3 仿真图 (9) 4焊接方法 (11) 4.1焊接方法 (11) 4.2 注意事项 (12) 4.3调试 (12) 4.4实际图 (13) 5总结 (14) 6致谢 (16) 7 参考文件 (17) 60进制计数器设计 摘要：60进制计数器的设计是以数电和模电为基础，结合模电里面的置零方法，利用了555芯片、74ls00、74ls48、74ls90以及显示管和各种电阻电容组成的。利用74ls90可以实现制数功能，可以单独制成十进制。利用74ls00（与非门）与74ls90可以制成6进制，再利用74ls48和显示管就可以在基于EWB的软件平台上完成该设计。本设计采用较为常用的74系列芯片，及555芯片实现了信号灯与信号脉冲同步实现、同步控制，进而提高了整个系统的稳定性、独立性。在实际生活中我们用60进制的有钟表的秒分进制。随着我国科学技术与高科技的发展，对于仪器精度的要求更加的高，为了满足中国高科技的发展需求研究高精度计数器对于我国的航天、电子等业务具有很大的作用. 关键字：60进制555芯片74ls00 74ls48 74ls90 绪论 1.1设计背景 计数器是一个用以实现计数功能的时序部件，它不仅可用来及脉冲数，还常用作数子系统的定时、分频和执行数字运算以及其它特定的逻辑功能。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能和工作波形图以及引出端的排列，就能正确运用这些器件。计数器在现代社会中用途中十分广泛，在工业生产、各种和记数有关电子产品。如定时器，报警器、时钟电路中都有广泛用途。在配合各种显示器件的情况下实现实时监控，扩展更多功能。 1.2设计思想 60进制计数器首先要明白有两个显像管，每隔1s，计数器增1，能以数字形式显示时间且当定时器递增到59时，会自动返回到00显示，然后继续计时。整个计数过程中每次增加1。本设计主要设备是两个74LS90十进制计数器，并且由300HZ， 60进制BCD码计数器 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; ENTITY counter60 IS PORT( CLK1HZ : IN STD_LOGIC; EN : IN STD_LOGIC; ENOUT : OUT STD_LOGIC; LOW : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); HIGH : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ); END counter60; ARCHITECTURE rtl OF counter60 IS SIGNAL LOW_REG : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; SIGNAL HIGH_REG : STD_LOGIC_VECTOR(3 DOWNTO 0):="0000"; BEGIN --个位计数 LOW_PROC:PROCESS(CLK1HZ,EN) BEGIN IF rising_edge(CLK1HZ) THEN IF EN ='1' THEN IF LOW_REG ="1001" THEN LOW_REG <= "0000"; ELSE LOW_REG <= LOW_REG + '1'; --注意：不同位数可以相加END IF; END IF; END IF; END PROCESS; LOW <= LOW_REG; --将值赋给输出LOW --十位计数 HIGH_PROC:PROCESS(CLK1HZ,EN) BEGIN IF rising_edge(CLK1HZ) THEN IF EN = '1' THEN IF LOW_REG = "1001" THEN IF HIGH_REG = "0101" THEN 六十进制计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count60 is port(clk,clk0,cin,bcd1wr,bcdswr:in std_logic; datain:in std_logic_vector(3 downto 0); co:out std_logic; a,b,c,d,e,f,g: out std_logic; sel:out std_logic_vector(2 to 0)); end count60; architecture art of count60 is signal bcd1n:std_logic_vector(3 downto 0); signal bcdsn:std_logic_vector(2 downto 0); signal outda:std_logic_vector(6 downto 0); begin process(clk,bcd1wr) begin if(bcd1wr='1') then bcd1n<=datain; elsif(clk'event and clk='1') then if(cin='1') then if(bcd1n=9) then bcd1n<="0000"; else bcd1n<=bcd1n+1; end if; end if; end if; end process; process(clk,bcdswr) begin if(bcdswr='1') then bcdsn<=datain(2 downto 0); elsif(clk'event and clk='1') then if(cin='1' and bcd1n=9) then if(bcdsn=5) then bcdsn<="000"; else bcdsn<=bcdsn+1; 目录 摘要： (2) 1设计题目 (2) 1.1设计要求 (2) 2题目分析 (2) 3设计思路与原理 (3) 3.1 LED简介 (3) 3.2 芯片74290及六十进制计数器的设计 (4) 3.3 三十九进制计数器 (6) 4电路图的仿真 (7) 4.1六十进制计数器的仿真 (7) 4.2三十九进制计数器的仿真 (8) 5仪器列表 (9) 6心得体会 (9) 7参考文献 (10) 摘要： 要获得N进制计数器，常用的方法有两种：一是用时钟触发器和门电路来设计：二是用集成计数器来构成。当要得到一些进制数大的计数器时，用时钟触发器和门电路来实现就显的很复杂。我们就可以用集成计数器来构成，当然集成计数器是厂家已定型的产品，其函数关系已被固化在芯片中，状态分配以及编码我们自己是不可以更改的，而且多为纯自然态序编码，因而利用清零端或置数控制端，让电路跳过某些状态而获得N进制的计数器。 1设计题目 60进制计数器的设计 1.1设计要求 （1）要求学生掌握74系列的芯片和LED的原理和使用方法。 （2）熟悉集成电路的使用方法，能够运用所学的知识设计一规定的电路。 1.2设计任务 （1）完成一个60进制的计数器。 （2）LED显示从00开始，各位计数从0—9，逢10 进1，是为计数0—5。59显示后，又从00重新开始计数。 2题目分析 要实现60进制的计数器，单用一片计数器无法实现，我们可以利用级联方式获得大容量的N进制计数器，60进制的计数器就可以由六进制和十进制计数器级联起来构成。 CP 3设计思路与原理 3.1 LED简介 LED是一种显示字段的显示器件，7个发光二极管构成七笔字形“8”，一个发光二极管构成小数点。七段发光管分别称为a、b、c、d、e、f，g，构成字型“8”，如图（a）所示，当在某段发光二极管上施加一定的电压时，某些段被点亮发光。不加电压则变暗，为了保护各段LED不被损坏，需外加限流电阻。60进制计数器课程设计
60进制BCD码计数器
VHDL_六十进制计数器
数电课程设计(60进制计数器设计)