基于VHDL语言的汉明码编译器设计
基于VHDL 语言的（7，4）汉明码编译码的设计
1、设计目的
熟悉掌握汉明码的重要公式和基本概念。进一步掌握（7，4）汉明码的编码和译码的原理和设计步骤。学会应用流程图来表示设计实体的具体运行步骤。掌握运用VHDL 语言对（7，4）汉明码的编译码的设计。
2、设计要求
通过应用硬件描述语言VHDL ，编写出（7，4）汉明码的编码和译码的程序，并对编译码程序进行编译和仿真分析，计算出信号误码率和汉明码的编码效率。通过运用相关工具画出（7，4）汉明码的编译码流程图和仿真图，并对相关结果进行分析,得出结论。
3、设计步骤
3.1 (7，4)汉明码的编码原理和程序设计
汉明码是在原编码的基础上附加一部分代码，使其满足纠错码的条件。它属于线性分组码，由于汉明码的抗干扰能力较强，至今仍是应用比较广泛的一类码。
在(n ，k)汉明码中，(n-k)个附加的监督码元是由信息码元的线性运算产生的。码长为n,信息码元长度为k ，2k 个码组构成n 维线性空间中的一个k 维子空间，编码的实质就是要在n 维空间中，找出一组长为n 的k 个线性无关的矢量，使得每个码组a 都可以表示为k 个矢量的线性组合，其中，a i ∈{0，1}，i=0，1，… ，k-1。由此，[an-1 an-2 … a0]是带编码信息的信息组，G 是一个k*n 阶矩阵，G 称为(n,k)汉明码的生成矩阵。
当G 确定以后，编码的问题也就解决了。根据监督码元是有信息码元的线性运算产生的关系可知，监督码（a0,a1,a2）满足以下关系式：
3460135612
4562a a a a s a a a a s a a a a s ⊕⊕⊕=⊕⊕⊕=⊕⊕⊕= …… (3.1.1) 即可算出三位监督位，再与信息位结合，可得到（7，4）汉明码。 然后根据（7，4）汉明码的编码编码原理，画出程序设计的流程图：
图3.1.1 编码流程图
然后根据流程图进行编写程序。首先，输入信息码a6a5a4a3，即使用语句：port(a:in std_logic_vector(6 downto 3)就可以得到监督位与信息码之间的对应关系，使用异或运算，即：
a(2)<=a(6) xor a(5) xor a(4); ……(3.1.2)
a(1)<=a(6) xor a(5) xor a(3); ……(3.1.3)
a(0)<=a(6) xor a(4) xor a(3); ……(3.1.4) 最后，将算好的监督位与原来输入的信息码一起输出，这样，编码程序就完成。
3.2 (7，4)汉明码的译码原理和程序设计
若码长为n，信息位数为k，则监督位数为r=n-k。如果希望用r个监督位构造出r个监督关系式来指示一位错码的n种可能位置，则要求2 r-1>=n或2 r>=k+r+1。（7，4）汉明码中，n=7，k=4，为了纠错一位码。用a6、a5、a4、a3、a2、a1、a0表示要进行译码的码元，用S2、S1 和S0表示监督关系式的校正子，则S0、S1和S2的值与错码对应关系可以规定如表1.1所示，由表可知，当一位错码的位置在a2、a4、a5或a6时，校正子为1；否则为0，可推知，a2、
a4、a5或a6 ,4个码元构成偶数监督关系：
S2=a2 xor a6 xor a5 xor a4 ……(3.2.1)
S1=a1 xor a6 xor a5 xor a3 ……(3.2.2)
S0=a0 xor a6 xor a4 xor a3 ……(3.2.3)
接收到每个码组之后，先按照式以上三个等式计算出S2,S1,S0，再按照表1.1判断错码情况。例如接收码组为0000011，可计算出S1=0，S2=1，S3=1。由于S1S2S3=011,可知a3位出错，只需对其取反即可。
表 3.2.1 （7，4）码校正子与错误图样的对应关系图
然后根据(7,4)汉明码的译码原理，画出程序设计的流程图：
图3.2.1译码流程图
然后根据流程图编写编码程序。首先，输入7位汉明码a6a5a4a3a2a1a0，用语句来：port(a:in std_logic_vector(6 downto 0)来实现。然后，根据这7位码a6a5a4a3a2a1，计算校正子s1s2s3的值，可知校正子S与(7,4)汉明码各位之间的关系，即其编写的程序为：
S2:=a6 xor a5 xor a4 xor a2;
S1:=a6 xor a5 xor a3 xor a1;
S0:=a6 xor a4 xor a3 xor a0;
然后，要判定校正子与0的关系，使用if语句，若等于0，则表示没有错误；若不为0，则表示其中有一位出错。才用case语句，编写程序如下：
when "001" =>bb(0):= not bb(0);n<="000";
when "010" =>bb(1):= not bb(1);n<="001";
when "100" =>bb(2):=not bb(2);n<="010";
when "011" =>bb(3):=not bb(3);n<="011";
when "101" =>bb(4):=not bb(4);n<="100";
when "110" =>bb(5):=not bb(5);n<="101";
when "111" =>bb(6):=not bb(6);n<="110";
上述程序中，bb是变量，存放的是输入7位汉明码a6a5a4a3a2a1a0,当=S"001"，时，表示a0出错，则只需将这一位的值取反，然后再送给输出。a1、a2、a3、a4、a5、a6出错的原理也是一样的。最后，将没有错误的(7,4)汉明码或已经纠正1个错误的(7,4)汉明码输出，这样译码程序就完成了。为了方便阅读波形，加入输出了校正子S和错误位数N。若第0位（a0）出错，则N输出0，依次类推；若无错，则输出7。
4、程序设计
4.1（7，4）汉明码的编码程序：
library ieee;
use ieee.std_logic_1164.all;
entity ddd is
port(a:in std_logic_vector(6 downto 3); --实体端口声明
s:out std_logic_vector(6 downto 0));
end ddd;
architecture one of ddd is --结构体部分
begin
s(6)<=a(6);
s(5)<=a(5);
s(4)<=a(4);
s(3)<=a(3); --汉明码编码过程
s(2)<=a(6) xor a(5) xor a(4);
s(1)<=a(6) xor a(5)xor a(3);
s(0)<=a(6) xor a(4) xor a(3);
end one;
4.2（7，4）汉明码的译码程序：
library ieee;
use ieee.std_logic_1164.all;
entity vhdl2 is
port(a:in std_logic_vector(6 downto 0); --实体端口声明
s:out std_logic_vector(2 downto 0);
b:out std_logic_vector(3 downto 0));
end vhdl2 ;
architecture one of vhdl2 is
begin
process(a)
variable ss:std_logic_vector(2 downto 0); --结构体端口声明variable bb:std_logic_vector(6 downto 0);
begin --监督位与信息码间的关系ss(2):=a(6) xor a(5) xor a(4) xor a(2);
ss(1):=a(6) xor a(5) xor a(3) xor a(1);
ss(0):=a(6) xor a(4) xor a(3) xor a(0);
bb:=a;
if ss> "000" then
case ss is --汉明码译码过程
when "001" =>bb(0):= not bb(0);
when "010" =>bb(1):= not bb(1);
when "100" =>bb(2):=not bb(2);
when "011" =>bb(3):=not bb(3);
when "101" =>bb(4):=not bb(4);
when "110" =>bb(5):=not bb(5);
when "111" =>bb(6):=not bb(6);
when others => null;
end case;
s<=ss; --将ss赋给s
b<=bb(6)&bb(5)&bb(4)&bb(3);
else b<= a(6)&a(5)&a(4)&a(3); --将四位信息码赋给b end if; --将bb6，bb5，bb4，bb3赋给b
end process; --结束进程
end one;
5、设计结果及分析
6、心得体会
通过这次基于VHDL语言的（7，4）汉明码编译码的设计的课程设计，我加深了对汉明码编码和译码原理和一些重要公式的理解，夯实了数字通信原理与技术的理论基础知识，也提高了将课本运用于解决实际问题的能力。在这个过程中，每一个问题的解决，对自己来说都是每一点小小的进步。通过这次课程设计，我深刻地体会到：我们不仅要学好课本的基础知识，而且要学会将课本知识应用于实践之中，努力提高自己的动手能力和思考能力，做到学以致用。