做一个五进制的加减法计数器
做一个五进制的加减法计
数器
The final edition was revised on December 14th, 2020.
一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，
做减法，用JK触发器实现。
第一步：根据要求进行逻辑抽象，得出电路的原始状态图。
取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计
数器。当X=1时，计数器作加“1”运算，设初态为S
0。状态由S
做加1运
算，状态转为S
1，输出为0；状态S
1
做加1运算，转为状态S
2
，输出为0；状
态S
2做加1运算，转为状态S
3
，输出为0；状态S
3
做加1运算，转为状态S
4
，
输出为0；当状态S
4继续做加1运算时，状态由S
4
转到S
，输出为1。当X=0
时，计数器作减“1”运算。状态由S
做减1运算，此时产生借位，状态转为
S 4，输出为1；状态S
4
做减1运算，转为状态S
3
，输出为0；状态S
3
做减1运
算，转为状态S
2，输出为0；状态S
2
做减1运算，转为状态S
1
，输出为0；状
态S
1做减1运算，状态由S
1
转为状态S
，输出为0。
由此得出状态转换图：第二步：状态编码。
该电路是五进制计数器，有五种不同的状态，分别用S
0、S
1
、S
2
、S
3
、
S
4
表示五种状态，这五种状态不能作状态化简。在状态编码时，依据
2n+1 用二进制计数编码。设S 0=000，S 1 =001，S 2 =010，S 3 =011，S 4 =100。 用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。 XQ 3 00 01 11 10 （1） Z=X Q n 3 + X Q 3n Q 2n Q 1n XQ 3 01 11 10 (b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1n Q 2n Q 1n XQ 3n 00 01 11 10 00 01 11 10 2n+1=X Q 3n + X Q 2n Q 1n + X Q 2n Q 1n + X Q 2n 1n Q 2n Q 1n XQ 3n 00 01 11 10 (4) Q 1n+1=X Q 3n + Q 2n Q 1n + X Q 3n Q 1n 再由JK 触发器特性方程求出各个触发器的驱动方程： J 1 = X Q 3n + X Q 3n + Q 2n K 1 = X Q 3n J 2 = X Q 1n + X Q 3n K 2 = X Q 3n + X Q 1n + X Q 1n J 3 = X Q 2n Q 1n + X Q 2n Q 1n K 3 = X Q 2n Q 1n 第四步：画出逻辑电路图： 第五步：检测该电路是否有自启动能力： 电路有三个无效状态：101,110,111。当电路进入任何一个无效状态后，当来一个脉冲，即有：Q 3n+1=0,Q 2n+1=1,Q 1n+1=1,电路进入到状态S 3=011，输出Z=0，由此可知该电路具有自启动能力。 做一个五进制的加减法 计数器 标准化管理部编码-[99968T-6889628-J68568-1689N] 一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时， 做减法，用JK触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计 数器。当X=1时，计数器作加“1”运算，设初态为S 0。状态由S 做加1运 算，状态转为S 1，输出为0；状态S 1 做加1运算，转为状态S 2 ，输出为0；状 态S 2做加1运算，转为状态S 3 ，输出为0；状态S 3 做加1运算，转为状态S 4 ， 输出为0；当状态S 4继续做加1运算时，状态由S 4 转到S ，输出为1。当X=0 时，计数器作减“1”运算。状态由S 做减1运算，此时产生借位，状态转为 S 4，输出为1；状态S 4 做减1运算，转为状态S 3 ，输出为0；状态S 3 做减1运 算，转为状态S 2，输出为0；状态S 2 做减1运算，转为状态S 1 ，输出为0；状 态S 1做减1运算，状态由S 1 转为状态S ，输出为0。 由此得出状态转换图：第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S 0、S 1 、S 2 、S 3 、 S 4 表示五种状态，这五种状态不能作状态化简。在状态编码时，依据 2n+1 一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做减法， 用J K 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S o。状态由S o做加1运算，状态转为S i，输出为0;状态S i做加1运算，转为状态S2,输出为0;状态S2做加1运算，转为状态S3,输出为0；状态S3做加1运算，转为状态S4,输出为0；当状态S4继续做加1 运算时，状态由S4转到S0,输出为1。当X=0时，计数器作减“1”运算。状态由S0 做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3,输出为0；状态S3做减1运算，转为状态S2,输出为0；状态S2做减1运算，转为状态S1,输出为0;状态S1做减1运算，状态由S1转为状态 S0,输出为0。由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1 第三步：求出输出方程，状态方程和驱动方程（控制函数）。用 JK触发器构成逻辑电路，JK触发器的特性方程Q2n Q1n 00 01 Q n+1=J Q n+ K Q n。 XQ3n 00 01 11 10 1 000 0 X X X 1V X n 0000 00011110 (1) Q2n Q1n _________ (b) Q3n+1=X Q2 Q1n+ X Q3n Q2n Q1n 2n Q1n 00 01 11 10 1000 X X X 0X A X 00u0 状态转换表如下: 1 1 10 XQ3 00 01 11 10 Z=X Q n3 + X Q3 1n XQ3 目录 <一>、前言 (1) 一、设计题目 (2) 二、题目功能及要求 (2) 三、总体方案设计 (2) 四、单元电路设计 (2) （一）、电路的结构设计 (2) （二）、元器件参数设计 (6) 五、整体电路分析 (6) 六、元器件明细 (7) 七、设计结果验证 (7) 八、电路的使用说明书 (8) 九、心得体会 (8) 十、参考资料 (8) 前言 一转眼，大二已经结束了，在这一学年里我们学了电路、模拟电子技术和数字电子技术等许多课程，学习和掌握了电子方面的很多理论知识。 为了让我们更好的掌握所学的电子理论知识，并将理论联系到实际中，学校特地的为我们安排了这次的电子线路实训。让我们在掌握了模电、数电理论的基础上，进行理论联系实际和体会电子技术应用的初级训练。在实训的过程中，我们自己设计自己焊接，运用课堂上所学的理论知识对实际问题进行分析和解决，并弄懂所做电路的工作原理，搞清电路中各元器件的功能、作用，同时学习查阅资料，自学一些课外知识。增强了我们分析问题和解决问题的能力，培养和训练了我们制作电子电路的基本技能，提高了我们各方面的综合能力，为我们今后更好的适应社会的需求打下了基础。 这样电子线路实训的机会是很难得，大学四年这样的机会并不多，所以我很珍惜这次的实训，非常认真的对待它。最后在自己的努力和老师的指导、同学的帮助下，我顺利的完成了这次的电子线路的实训。 一、设计题目 五进制计数器 二、题目功能及要求 设计一个五进制计数器，实现0-5的循环计数。要求用555电路来实现脉冲的产生，其他常用芯片可自己选择。 三、总体方案设计 该五进制计数器的控制系统框图如下图所示。由计数控制器、状态译码器、计数器、秒脉冲发生器和数码显示器组成。 计数控制器主要用于记录计数器的工作状态，通过译码器来控制数码显示器，脉冲发生器产生整个定时系统的时基脉冲，通过计数器实现计数。 其中脉冲发生器用555电路来实现，计数器选用十进制计数器74160，计数控制器是一个与非门，选用用74ls00，译码器则用7448来实现。 四、单元电路设计 （一）、电路的结构设计 1、脉冲发生器的设计 脉冲信号发生器用的是555定时器构成的多谐震荡器，555定时器是一种模拟和数字功能相结合的中规模集成器件，555定时器成本低，性能可靠，只需要外接几个电阻、电容，就可以实现多谐振荡器，单稳态触发器及施密特触发器等脉冲产生与变换电路。 这里用的是555构成的多谐震荡器, 其电路图如下: 实验报告 课程名称：电子技术基础2 第7 次实验实验名称：同步时序电路逻辑设计 实验时间：2013 年11 月10 日 实验地点：机号 学号：姓名： 教师姓名：评定成绩： 实验7 同步时序电路逻辑设计一、实验目的： 1．掌握同步时序电路逻辑设计过程。 2．掌握实验测试所设计电路的逻辑功能。 3．学习EDA软件的使用。 二．实验仪器： 序号芯片或器材名称型号 1 主从JK触发器JKFF 2 二输入与门组件AND-2 3 BCD数字显示译码器7SED-B 三、实验原理： 同步时序电路逻辑设计流程图如图7-1 所示。 其主要步骤有： 1．确定状态转移图或状态转移表 根据设计要求写出状态说明，列出状态转移图或状态转移表，这是整个逻辑设计中最困 难的一步，设计者必须对所需要解决的问题有较深入的理解，并且掌握一定的设计经验和技巧，才能描绘出一个完整的、较简单的状态转移图或状态转移表。 2．状态化简 将原始状态转移图或原始状态转移表中的多余状态消去，以得到最简状态转移图或状态 转移表，这样所需的元器件也最少。 3．状态分配 这是用二进制码对状态进行编码的过程，状态数确定以后，电路的记忆元件数目也确定了，但是状态分配方式不同也会影响电路的复杂程度。状态分配是否合理需经过实践检验，因此往往需要用不同的编码进行尝试，以确定最合理的方案。 4．选择触发器 通常可以根据实验室所提供的触发器类型，选定一种触发器来进行设计，因为同步时序 电路触发器状态更新与时钟脉冲同步，所以在设计时应尽量采用同一类型的触发器。选定触发器后，则可根据状态转移真值表和触发器的真值表作出触发器的控制输入函数的卡诺图，然后求得各触发器的控制输入方程和电路的输出方程。 5．排除孤立状态 理论上完成电路的设计后，还需检查电路有否未指定状态，若有未指定状态，则必须检 查未指定状态是否有孤立状态，即无循环状态，如果未指定状态中有孤立状态存在，应采取措施排除，以保证电路具有自启动性能。 经过上述设计过程，画出电路图，最后还必须用实验方法对电路的逻辑功能进行验证， 如有问题，再作必要的修改。时序电路的功能测试可以用静态和动态两种方法进行，静态测试由逻辑开关或数据开关提供输入信号，测试各级输出状态随输入信号变化的情况，可用指示灯观察，用状态转移真值表或功能表来描述。动态测试是在方波信号的作用下，确定各输出端输出信号与输入信号之间的时序图，可用示波器观察波形。 在实际的逻辑电路设计中，以上的设计过程往往不能一次性通过，要反复经过许多次仿真调试，才能符合设计要求，既费时费力，又提高了产品的成本，而且，随着电路的复杂化，受工作场所及仪器设备等因素的限制，许多试验不能进行。为了解决这些问题，很多国内外的电子设计公司推出了专门用于电子线路仿真和设计的“电子设计自动化（EDA）”（Electronics Design Automation）软件，例如Proteus,电子产品设计人员利用这个软件对所设计的电路行仿真和调试，一方面可以验证所设计的电路是否能达到设计要求的技术指标，另一方面又可以通过改变电路中元器件的参数，使整个电路性能达到最佳。 四、实验内容： 要求： 设计一个自然二进制码的五进制计数器 实验步骤： ①画出状态图 该电路无输入，只要对触发脉冲进行计数，所以状态图已经确定。根据题意画出自然二进制码的5进制状态图。 长沙学院课程设计说明书 题目同步五进制加法计数器 系(部) 电子与通信工程 专业(班级) 电气工程及其自动化 姓名黄明发 学号*********** 指导教师瞿瞾 起止日期 5.21-5.25 数字电子技术课程设计任务书(5) 系（部）：电子与通信工程系专业：电气工程及其自动化指导教师：瞿曌 课题名称同步五进制加法计数器电路设计 设 计内容及要求 试用触发器设计一个同步五进制加法计数器。应检查是否具有自启动能力。 设置一个复位按钮和一个启动按钮。 采用数码管显示计数器的数值。 设计工作量1、系统整体设计； 2、系统设计及仿真； 3、在Multisim或同类型电路设计软件中进行仿真并进行演示； 4、提交一份完整的课程设计说明书，包括设计原理、仿真分析、调试过程，参考文献、设计总结等。 进度安排起止日期（或时间量）设计内容（或预期目标）备注第一天课题介绍，答疑，收集材料 第二天设计方案论证 第三天进行具体设计 第四天进行具体设计 第五天编写设计说明书 教研室 意见 年月日系（部）主 管领导意见 年月日 长沙学院课程设计鉴定表 姓名黄明发学号20100 42213 专业电气工程及其自动 化 班级 2 设计题目同步五进制加法计数器指导教师瞿瞾指导教师意见： 评定等级：教师签名：日期： 答辩小组意见： 评定等级：答辩小组长签名：日期： 教研室意见： 教研室主任签名：日期： 系（部）意见： 系主任签名：日期： 说明课程设计成绩分“优秀”、“良好”、“及格”、“不及格”四类； 目录 课程设计的目的 (4) 课程设计内容及要求 (4) 课程设计原理 (4) 课程设计方案步骤 (4) 建立状态图 (5) 建立状态表 (5) 状态图化简、分配，建立卡诺图 (5) 确定状态方程以及激励方程 (5) 绘制逻辑图，检查自启动能力 (6) 绘制逻辑电路图并仿真 (6) 观察时序电路逻辑分析仪，调节频率 (6) 课程设计的思考与疑问 (7) 课程设计总结 (8) 参考文献 (8) 在数字系统中，常需要对时钟脉冲的个数进行计数，以实现测量、运算和控制等功能。具有计数功能的电路，称为计数器。 计数器是一种非常典型、应用很广的时序电路，计数器不仅能统计输入时钟脉冲的个数，还能用于分频、定时、产生节拍脉冲等。计数器的类型很多，按计数器时钟脉冲引入方式和触发器翻转时序的异同，可分为同步计数器和异步计数器；按计数体制的异同，可分为二进制计数器、二—十进制计数器和任意进制计数器；按计数器中的变化规律的异同，可分为加法计数器、减法计数器和可逆计数器。 二进制加法计数器运用起来比较简洁方便，结构图和原理图也比其它进制的简单明了，但二进制表示一个数时，位数一般比较长。十进制是我们日常生活中经常用到的，不用转换，所以设计十进制加法计数器比设计二进制加法计数器应用广泛，加法器是以数据的累加过程，日常生活中，数据的累加普遍存在，有时候需要一种计数器对累加过程进行运算处理，所以设计十进制加法计数器应广大人们生活的需要，对我们的生活有一个积极地促进作用，解决了生活中许多问题，所以会设计十进制加法计数器使我们对数字电路的理论和实践知识的充分结合，也使我们对电子技术基础有了深刻的了解，而且增强了我们对电子技术基础产生了浓厚的兴趣，这次课程设计使我受益匪浅！ 一、设计题目 (3) 二、设计目的 (3) 三、设计依据 (3) 四、设计内容 (3) 五、设计思路 (4) 六、设计方案 (7) 七、改进意见 (10) 八、设计总结 (11) 九、参考文献 (12) 一、设计题目 十进制加法计数器 二、设计目的 1.学习电子电路设计任务。 2.通过课程设计培养学生自学能力和分析问题、解决问题的能力。 3.通过设计使学生具有一定的计算能力、制图能力以及查阅手册、使用国家技术标准的能力和一定的文字表达能力。 三、设计依据 1.用JK触发器组成。 2.实现同步或异步加法计数。 四、设计内容 1.复习课本，收集查阅资料，选定设计方案； 2.绘制电气框图、电气原理图； 3.对主要元器件进行计算选择，列写元器件的规格及明细表； 4.设计总结及改进意见； 5.参考资料； 6.编写说明书。 《电子线路》课程设计报告 一、设计目的 本课程设计是脉冲数字电路的简单应用，在许多领域中计时器均得到普遍应用，诸如在体育比赛，定时报警器、交通信号灯、红绿灯,还可以用来做为各种药丸,药片，胶囊在指定时间提醒用药等等，由此可见计时器在现代社会是何其重要的。 本设计主要能完成：显示30秒计时功能；系统设置外部操作开关，控制计时器的直接清零、启动功能；在直接清零时，数码管显示器灭灯；计时器为30秒递加计时其计时间隔为1秒；计时器递加计时到零时，数码显示器不灭灯。 二、设计要求 1、具有显示30秒计时功能： （1）系统设置外部操作开关，控制计时器的直接清零、启动； （2）在直接清零时，要求数码管显示器灭灯； （3）计时器为30秒递加计时，其计时间隔为1秒； （4）计时器递加计时到30时，数码显示器不能灭灯。 2、设计任务及目标： （1）根据原理图分析各单元电路的功能； （2）熟悉电路中所用到的各集成块的管脚及其功能； （3）进行电路的装接、调试，直到电路能达到规定的设计要求； （4）写出完整、详细的课程设计报告。 三、原理框图 （1）总体参考方案： 30秒计时器的总体参考方案框图如图2-1所示。它包括秒脉冲发生器、计数器、译码显示电路、报警电路和辅助时序控制电路（简称控制电路）等五个模块组成。其中计数器和控制电路是系统的主要模块。计数器完成30秒计时功能，而控制电路完成计数器的直接清零、启动计数、译码显示电路的显示等功能。 图 1 30秒计时器系统设计框图 秒脉冲发生器产生的信号是电路的时钟脉冲和定时标准，但本设计对此信号要求并不太高，故电路可采用555集成电路或由TTL与非门组成的多谐振荡器构成。 译码显示电路由CD4026和共阴极七段LED显示器组成。 （2）设计方案 分析设计任务，计数器和控制电路是系统的主要部分。计数器完成30s计时功能，而控制电路具有直接控制计数器的启动计数、译码显示电路的显示。为了满足系统的设计要求，在设计控制电路时，应正确处理各个信号之间的时序关系。在操作直接清零开关时，要求计数器清零，数码显示器灭灯。 当启动开关闭合时，计数实现计数功能；当启动开关断开时，计数器不工作。系统设计框图如图1所示。 如果根据实验所提供的参考器件，还可在秒脉冲发生模块上做些变化，前者产生的脉冲周期直接是1秒；如果让其产生的秒脉冲频率为10Hz，触发脉冲输出的方波周期为0.1秒，再将该脉冲信号送到由74LS161构成的十分频器，由74LS161输出的脉冲周期为1秒，再将该信号送到计数器74LS161。如此就可得到两个方案， 十进制加法器设计 1课程设计的任务与要求 课程设计的任务 1、综合应用数字电路知识设计一个十进制加法器。了解各种元器件的原理及其应用。 2、了解十进制加法器的工作原理。 3、掌握multisim 软件的操作并对设计进行仿真。 4、锻炼自己的动手能力和实际解决问题的能力。 5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。 课程设计的要求 1、设计一个十进制并运行加法运算的电路。 2、0-9十个字符用于数据输入。 3、要求在数码显示管上显示结果。 2十进制加法器设计方案制定 加法电路设计原理 图1加法运算原理框图 如图1所示 第一步 置入两个四位二进制数。例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。 第二步将置入的数运用加法电路进行加法运算。 第三步前面所得结果通过另外两个七段译码器显示。即： 加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。运算方案 通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。 3十进制加法器电路设计 加法电路的实现 用两片4位全加器74LS283和门电路设计一位8421BCD码加法器。由于一位8421BCD 数A加一位数B有0到18这十九种结果。而且由于显示的关系,当大于9的时候要加六转换才能正常显示，所以设计的时候有如下的真值表： 做一个五进制的加减法计 数器 The final edition was revised on December 14th, 2020. 一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时， 做减法，用JK触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计 数器。当X=1时，计数器作加“1”运算，设初态为S 0。状态由S 做加1运 算，状态转为S 1，输出为0；状态S 1 做加1运算，转为状态S 2 ，输出为0；状 态S 2做加1运算，转为状态S 3 ，输出为0；状态S 3 做加1运算，转为状态S 4 ， 输出为0；当状态S 4继续做加1运算时，状态由S 4 转到S ，输出为1。当X=0 时，计数器作减“1”运算。状态由S 做减1运算，此时产生借位，状态转为 S 4，输出为1；状态S 4 做减1运算，转为状态S 3 ，输出为0；状态S 3 做减1运 算，转为状态S 2，输出为0；状态S 2 做减1运算，转为状态S 1 ，输出为0；状 态S 1做减1运算，状态由S 1 转为状态S ，输出为0。 由此得出状态转换图：第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S 0、S 1 、S 2 、S 3 、 S 4 表示五种状态，这五种状态不能作状态化简。在状态编码时，依据 2n+1 做一个五进制的加减法计数器，输入控制端为1 时，做加法，为0时，做减法，用JK 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X,检测的输出变量为乙该电路的功能是五进制计数器。当X=1时，计数器作加“ 1”运算，设初态为S。状态由S o 做加1运算，状态转为S i,输出为0;状态S i做加1运算，转为状态S2, 输出为0;状态S2做加1运算，转为状态S3,输出为0;状态S3做加1运算，转为状态S，输出为0;当状态S继续做加1运算时，状态由S转到S o,输出为1。当X=0时，计数器作减“ 1”运算。状态由S0做减1运算，此时产生借位，状态转为S,输出为1；状态S4做减1运算，转为状态S3, 输出为0;状态S3做减1运算，转为状态S2,输出为0;状态S2做减1运 算，转为状态S,输出为0;状态S做减1运算，状态由S转为状态S0, 输出为0。 由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S o、S i、S2、S3、S表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1vN<2，当N=5时，n=3,选触发器的个数n=3。触发器按自然态序变化，采用二进制计数编码。设S o=OOO，S=001，S2=010，S3=011，S=100。 状态转换表如下: 现态Q n Q n Q n 次态 Q n+1Q n+1Q n+1 /输出 Z X=0 X=1 000 100/1 001/0 001 000/0 010/0 010 001/0 011/0 011 010/0 100/0 100 011/0 000/1 第三步：求出输出方程，状态方程和驱动方程（控制函数） 用JK 触发器构成逻辑电路，JK 触发器的特性方程CT 二J Q n + K n n n n Z=X Q 3 + X Q 3 Q Q XQ 01 11 10 1 0 X X X 丄 A 0 0 0 00 01 11 10 (1) Q 。 00 01 11 10 一、 做一个五进制的加减法计数器，输入控制端为 1时，做加法，为0时， 做减法，用JK 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X ，检测的输出变量为乙该电路的功能是五进制计 数器。当X=1时，计数器作加“ 1”运算，设初态为S o 。状态由S o 做加1运算， 状态转为S 1,输出为0;状态S 1做加1运算，转为状态S 2,输出为0;状态S 2 做加1运算，转为状态S 3,输出为0;状态S 3做加1运算，转为状态S 4,输出 为0;当状态S 4继续做加1运算时，状态由S 4转到S 0,输出为1。当X=0时， 计数器作减“ 1”运算。状态由S 0做减1运算，此时产生借位，状态转为 S 4,输 出为1；状态S 4做减1运算，转为状态S 3,输出为0；状态S 3做减1运算，转 为状态S 2,输出为0；状态S 2做减1运算，转为状态 减1运算，状态由S 1转为状态S 0,输出为0。 由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用 S 4表示五种状态，这五种状态不能作状态化简。 在状态编码时， 当N =5时，n=3,选触发器的个数n=3。触发器按自然态序变化，采用二进制计 数编码。设 S 0=000, S 1=001, S 2=010, S 3=011, S 4=100。 S 1,输出为0;状态S 1做 S 0、S 1、S 2、S 3、 依据 2n+1 Z=X Q n3 + X Q3n Q2n Q i n 现态Q3n Q2n Q i n次态Q3n+1 Q2n+1Q1n+1/输出Z X=0 X=1 000 100/1 001/0 001 000/0 010/0 010 001/0 011/0 011 010/0 100/0 100 011/0 000/1 状态转换表如下: 第三步: 求出输出方程，状态方程和驱动方程（控制函数）。- - 用JK触发器构成逻辑电路，JK触发器的特性方程Q n+1=J Q n+ K Q n。 六进制计数器 一．目的和意义： 意义：通过课程设计锻炼动手能力和思维能力。培养自学能力和阅读理解力。 目的：增强对所学知识的认识，加深电路的理解，使所学知识形成一个串联网巩固知新。扩展知识面。使自己对所学知识有一个总括的把握。 二．设计要求及分析： 1 要求：设计一个六进制计数器 2 分析可知： 1）输入必需是二进制数。 2）用555定时器来产生1HZ的信号脉冲，作为CP的输入信号。 3）通过48译码器把从芯片74LS161过来的信号转化为七段数码管的显示。 4）使数码管从0—5循环显示。 三．方案的可行性论证。 四．工作原理： 1．用555定时器产生1HZ的脉冲信号作为CP的输入。 1）555定时器的介绍 555定时器是目前应用最多的一种时基电路，电路功能灵活，使用范围广，只要在外部配上几个阻容元件，就可以构成单稳、多谐和施密特电路。因而在定时、检测、控制、报警等方面都有广泛的应用。典型的TTL定时器有5G555、CMOS定时器有CC7555、CC7556（双定时）。下面以CMOS产品CC7555为例进行分析。 555定时器的电路内部结构及工作原理 图中为CC7555定时器内部结构的简化原理图。它包括两个电压比较器C1和C2、一个RS触发器、一个放大管V、三个5k电阻构成的分压电路和由两个反相器构成的输出缓冲级。R为触发器的直接复位端。 定时器锝工作主要取决于比较器，比较器的输出控制RS触发器和放电管V的状态。 当加上电源Vdd后，比较器C1的反相输入端即控制端（CO）的电压为2Vdd/3；比较器C2的同向输入端电压为Vdd/3。 当阀值输入端（TH）即比较器C1的同向输入端相位高与2Vdd/3时，比较器C1输出高电平，使RS触发器置0，输出Q=0，而Q/=1使放电管V导通。当触发输入端（/TR）即比较器C2的相反输入端电位低于Vdd/3时，比较器C2输出高电平，使RS触发器置1，输出Q=1，而/Q=0使放电管V截止。当阀值输入端TH电位低于2Vdd/3，触发输入端/TR电位高于Vdd/3时，比较器C1、输出均为0，即R、S端均为0，输出维持不变。如果在控制端（CO端）外加一控制电压，可改变电路的阀值输入电压和触发输入电压。 555定时器的功能如表所示。 表1-3 555定时器功能表 2）在此电路中是用555定时器构成占空比可调的多谐振荡器，要输出1HZ的信号脉冲，就得使占空比q=50%，就得采用如图1-2所示的改进电路。因为在电容的充电于放电过程中R2上的电压极性相反，所以利用二极管的单向导电性使电容冲放电时间为不同得数值。 设R1=R2=10K，滑动变阻器Rw=20K，调节滑动变阻器使得Rw1=Rw2，使输出的脉冲信号为1HZ，求电容C1的值。 解：由要求可知周期T=1S 由公式T=T1+T2=0.7（R1+Rw1+R2+Rw2）C1可得 C1=T/0.7（R1+Rw1+R2+Rw2）=36uF 电容充电时二极管VD1导通、VD2截止，充电时间为 T1=（R1+Rw1）C1ln2≈0.7（R1+Rw1）C1=0.5S 而电容放电时VD1截止、VD2导通，放电时间为 T2=(R2+Rw2)C1ln2≈0.7(R2+Rw2)C1=0.5S 此时就输出占空比q=50%的1HZ信号脉冲。 电子技术基础实验 课程设计 60进制计数器 学期：2015-2016（一） 班级：电自1418 姓名：张垚 学号：2014302010933 日期：2015年12月30日 一、实验目的 （一）掌握中规模集成计数器74LS161的引脚图和逻辑功能。 （二）熟悉555集成定数器芯片的引脚图。 （三）利用74LS161和555定时器构成60进制计数器。 （四）在Multisim软件中仿真60进制计数器。 二、实验内容 （一）集成计数器74LS161逻辑功能验证。 （二）用555定时器构成多谐振荡器。 （三）用两片74LS161和555定时器构成60进制计数器。 三、集成计数器介绍 （一）集成计数器74LS161管脚介绍 74LS161是4位二进制同步加法计时器。图1为它的管脚排列图，集成芯片74LS161的CLR是异步清零端（低电平有效），LOAD是异步预置数控制端（低电平有效）。CLK 是时钟脉冲输入端，RCO是进位输出端，ENP、ENT是计数器使能端，高电平有效。A、B、 C、D是数据输入端；QA、QB、QC、QD是数据输出端。 图1 74LS161管脚排列图 （二）集成计数器74LS161功能介绍 由表1可知，74LS161具有以下功能： 1．异步清零。当CLR=0时，无论其他各输入端的状态如何，计数器均被直接置“0”。 2．同步预置数。当CLR=1、LOAD=0且在CP上升沿作用时，计数器将ABCD同时置入QA、QB、QC、QD,使QA、QB、QC、QD=ABCD。 3．保持（禁止）。CLR=LOAD=1且ENP、ENT=0时，无论有无CP脉冲作用，计数器都将保持原有的状态不变（停止计数）。 做一个五进制的加减 法计数器 一、做一个五进制的加减法计数器，输入控制端为1时，做加法，为0时，做 减法，用JK触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X，检测的输出变量为Z，该电路的功能是五进制计数器。当X=1时，计数器作加“1”运算，设初态为S0。状态由S0做加1运算，状态转为S1，输出为0；状态S1做加1运算，转为状态S2，输出为0；状态S2做加1运算，转为状态S3，输出为0；状态S3做加1运算，转为状态S4，输出为0；当状态S4继续做加1运算时，状态由S4转到S0，输出为1。当X=0时，计数器作减“1”运算。状态由S0做减1运算，此时产生借位，状态转为S4，输出为1；状态S4做减1运算，转为状态S3，输出为0；状态S3做减1运算，转为状态S2，输出为0；状态S2做减1运算，转为状态S1，输出为0；状态S1做减1运算，状态由S1转为状态S0，输出为0。 由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S0、S1、S2、S3、S4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1 用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。 00 01 11 （1） Z=X Q n 3 + X Q 3n Q 2n Q 1n 00 01 11 10 (b) Q 3n+1=X Q 2n Q 1n + X Q 3n Q 2n Q 1n 一、 做一个五进制的加减法计数器，输入控制端为1时，做加法，为0 时，做减法，用JK 触发器实现。 第一步：根据要求进行逻辑抽象，得出电路的原始状态图。 取输入数据变量为X ，检测的输出变量为Z ，该电路的功能是五进制计数器。当X=1时，计数器作加“1”运算，设初态为S 0。状态由S 0做加1运算，状态转为S 1，输出为0；状态S 1做加1运算，转为状态S 2，输出为0；状态S 2做加1运算，转为状态S 3，输出为0；状态S 3做加1运算，转为状态S 4，输出为0；当状态S 4继续做加1运算时，状态由S 4转到S 0，输出为1。当X=0时，计数器作减“1”运算。状态由S 0做减1运算，此时产生借位，状态转为S 4，输出为1；状态S 4做减1运算，转为状态S 3，输出为0；状态S 3做减1运算，转为状态S 2，输出为0；状态S 2做减1运算，转为状态S 1，输出为0；状态S 1做减1运算，状态由S 1转为状态S 0，输出为0。 由此得出状态转换图： 第二步：状态编码。 该电路是五进制计数器，有五种不同的状态，分别用S 0、S 1、S 2、S 3、S 4表示五种状态，这五种状态不能作状态化简。在状态编码时，依据2n+1 第三步：求出输出方程，状态方程和驱动方程（控制函数）。 用JK 触发器构成逻辑电路，JK 触发器的特性方程Q n+1=J Q n + K Q n 。 Q 2n Q 1n XQ 3n 00 01 11 10 00 01 11 10 （1） Z=X Q n 3 + X Q 3n Q 2n Q 1n Q 2n Q 1n XQ 3n 00 01 11 10 成绩评定表 课程设计任务书 摘要 Quartus II 是Altera公司的综合性PLD/FPGA开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。 Multisim是Interactive Image Technologies (Electronics Workbench）公司推出的以Windows为基础的仿真工具，适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式，具有丰富的仿真分析能力。Multisim为用户提供了丰富的元器件，并以开放的形式管理元器件，使得用户能够自己添加所需要的元器件。 本次数电课程设计使用Quartus II仿真环境以及VHDL下载和Multisim仿真环境来编译实现四位二进制同步减法计数器。在Multisim中选用四个JK触发器来实现四位二进制减法计数器。运用卡诺图求解时序方程。逻辑电路图中，四个小红灯即为显示器，从右到左显示时序图中的十二种状态，其中，灯亮表示“1”，灭表示“0”，从而达到计数目的。 关键字：VHDL硬件描述语言、四位二进制加计数器、QUARTUSⅡ、Multisim、 目录 一.课程设计目的 (1) 二.课设题目实现框图 (1) 三.实现过程 (1) （一）VHDL的编译和仿真 (1) 1.建立工程 (1) 2.VHDL源程序 (4) 3.编译及仿真过程 (6) 4.引脚锁定及下载 (9) 5.仿真结果分析 (11) （二）电路设计 (11) 1求驱动方程 (12) 2.基于Multisim的设计电路图 (15) 3.逻辑分析仪显示的波形 (15) 4.仿结果分析 (16) 四.设计体会 (16) 五.参考文献 (17) 目录 0.前言 (1) 1. 课题设计的目的 (2) 2.课题设计所学要的器件 (2) 3. 课题设计内容 (2) 1.课题设计的要求 (2) 2.课题设计所需器件的说明 (2) 3.课题设计实验步骤的设计 (3) 4.课题设计实验的现象 (4) 4. 课题设计实验现象的分析 (5) 心得与体会 (6) 参考文献 (6) 五进制计数器 摘要伴随着现代科技的发展。越来越多的更具现代性的一些东西进入了我们平凡的生活中。从最早体积庞大的第一代电脑直到现在的平板掌上电脑，无时无刻的在告诉着我们：科技发展的迅速。 在算法这个领域，我国可以说是历史悠久。从我们的《九章算术》到现代的科学计算机。从我们祖先的算盘再到如今的计算机各种进制的计算。 在我们的生活中，我们经常打交道的就是十进制了。它方便快捷。适用于我们日常生活中的一些计算。那么如果问计算机是怎么进行计算比较复杂的运算的呢？大部分人应该都知道二进制。进制算法中有很多种算法，那么除了二进制之外还有多少人知道五进制、七进制、十六进制呢？ 本次课设就是在实验室中通过简单的数字数字模拟实验电路，来模拟五进制计数器。通过观察二极管的状态来了解五进制的算法。 关键词：五进制进制算法数字模拟电路 0.前言 计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。在电子计数器的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。 而本课题设计主要是针对其计数功能进行研究。 在本课题设计中要求设计一个五进制计数器电路。当控制端脉冲对模拟电路进行模拟实验时，实现二极管000---001---010---011---100的变换。选定触发器，画出电路图。 题目：设计一个同步十二进制的加减法计数器。要求X=1时为加法，X=0时为减法。 实验步骤： 第一步:根据设计要求，该电路是Moore 型同步时序电路，它是按自然态序变化。画出同步十二进制的加减法计数器的状态转换图如下所示： 0 0 0 0 1 1 1 1 1 0 1 1 0 1 1 1 1 1 0 0 0 0 0 第二步：状态编码。本电路是十二进制计数器，有12个不同的状态用S 0~S 11表示，且不能作状态化简。根据2n-1 综合设计性实验报告 题目：可控五进制计数器的设计与实现学生姓名：张翔 学号：200807211025 班级：电本0801 指导教师：王爱珍 学期：2010——2011第2学期 摘要 计数器是利用数字电路技术数出给定时间内所通过的脉冲数并显示计数结果的数电子仪器。电子计数器是其他数字化仪器的基础。在它的输入通道接入各种模-数变换器，再利用相应的换能器便可制成各种数字化仪器。电子计数器的优点是测量精度高、量程宽、功能多、操作简单、测量速度快、直接显示数字，而且易于实现测量过程自动化，在工业生产和科学实验中得到广泛应用。计数器是应用最多的时序逻辑电路，其主要特点是任一时刻的输出不仅取决于当时的输入，还取决于前一时刻的状态。计数器可以用于对时钟信号的计数，同时可以实现分频，定时，产生节拍脉冲和脉冲序列。本实验主要是针对其计数功能进行研究。通过设计来实现可控的五进制计数。 关键字：卡诺图逻辑图计数器波形图 1.引言 电子计数器是一种多功能的电子测量仪器。它利用电子学的方法测出一定时间内输入的脉冲数目，并将结果以数字形式显示出来。可控五进制计数器是每五个脉冲信号向前进一位，且当控制端不同时产生的进位输出不同。计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。 在数字电子技术中应用的最多的时序逻辑电路。计数器不仅能用于对时钟脉冲计数，还可以用于分频、定时、产生节拍脉冲和脉冲序列以及进行数字运算等。但是并无法显示计算结果，一般都是要通过外接LCD或LED屏才能显示。 如果按照计数器中的触发器是否同时翻转分类，可将计数器分为同步计数和异步计数器两种。常见的同步计数器有74160系列,74LS190系列，常见的异步计数器有74LS290系列。如果按照技术过程中数字增减分类，又可将计数器分为加法计数器、减法计数器和可逆计数器，随时钟信号不断增加的为加法计数器，不断减少的为 一实验目的 1．熟悉ＱuartusII的ＶＨＤＬ文本设计流程全过程，学习计数器的设计与仿真 2．掌握简单逻辑电路的设计方法与功能仿真技巧。 3．学习使用V AHDL语言进行含异步清零和同步加载与时钟使能的计数器的设计 二实验仪器设备 1．PC机，1台 2．ＱuartusII系统 三实验原理 含计数使能、异步复位4位加法计数器，其中有锁存器、rst是异步清零信号，低电平有效；clk是锁存信号、当ena为1时使能锁存器。 四实验内容 用VHDL语言设计一个含异步清零和同步加载与时钟使能的计数器，并进行编辑，编译与仿真。要求 (1)设计含有异步清零CLR和时钟使能端ENA。 (2)用D触发器设计带有上述功能的十进制的加法计数器。 五实验程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT(CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : 0UT STD_LOGIC); END ENTITY CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS (CLK,RST,EN) V ARIABLE CQI : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF RST=‘1’THEN CQI:=(OTHERS =>‘0’); ELSIF CLK’EVENT AND CLK=‘1’THEN IF EN=‘1’THEN IF CQI<9 THEN CQI:=CQI+1; ELSE CQI := (OTHERS => ‘0’); END IF; END IF; END IF; IF CQI=9 THEN COUT<=‘1’; ELSE COUT<=‘0’; END IF; CQ<=CQI; END PROCESS; END ARCHITECTURE behav; 六. 实验仿真图形做一个五进制的加减法计数器
做一个五进制的加减法计数器
电子线路实训——五进制计数器
五进制计数器
数字电子技术课程设计-同步五进制加法计数器-D触发器JK触发器
十进制加法计数器
进制计数器
十进制加法计数器
做一个五进制的加减法计数器
做一个五进制的加减法计数器
做一个五进制的加减法计数器
六进制计数器
进制计数器
做一个五进制的加减法计数器复习课程
做一个五进制的加减法计数器
四位二进制加法计数器
五进制计数器
同步十二进制的加减法计数器
可控五进制计数器的设计与实现
四位二进制加法计数器