数字钟的设计报告完整版

电子技术课程设计(数电部分）——简易数字钟

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二〇一三年四月

基于EDA的简易数字钟设计

第一章设计背景与要求 (1)

一．设计背景 (1)

二．设计要求 (1)

第二章系统概述 (1)

2.1设计思想与方案选择 (1)

2.2各功能块的组成 (2)

第三章单元电路设计与分析 (2)

3.1各单元电路的选择 (2)

3.2基本计时电路子模块的设计及工作原理分析 (3)

(1)脉冲发生电路（分频模块） (3)

(2)60进制计数器模块 (5)

(3)24进制计数器模块 (6)

(4)两片60进制计数器和一片24进制计数器联级构成24小时电路 (8)

3.3外围子模块电路的设计及工作原理分析 (9)

(1)4位显示译码模块 (9)

(2)整点报时电路原理及模块设计 (12)

(3)校正开关及脉冲按键消抖动处理模块 (14)

(4)12小时制与24小时制的切换电路 (15)

第四章电路的调试过程 (19)

4.1遇到的主要问题 (19)

4.2现象原因分析及解决措施及效果 (19)

4.3功能的测试方法、步骤，记录的数据 (20)

第五章结束语 (20)

5.1对设计题目的结论性意见及进一步改进的意向说明 (20)

5.2总结设计的收获与体会 (21)

参考文献： (21)

第一章设计背景与要求

一．设计背景

在公共场所，例如车站、码头，准确的时间显得特别重要，否则很有可能给外出办事即旅行袋来麻烦。数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确度和直观性，且无机械装置，具有更长的使用寿命，因此得到了广泛的使用。数字钟是一种典型的数字电路，包括了组合逻辑电路和时序电路。

二．设计要求

设计一个简易数字钟，具有整点报时和校时功能。

（1）以四位LED数码管显示时、分，时为二十四进制。

（2）时、分显示数字之间以小数点间隔，小数点以1Hz频率、50%占空比的亮、灭规律表示秒计时。

（3）整点报时采用蜂鸣器实现。每当整点前控制蜂鸣器以低频鸣响4次，响1s、停1s，直到整点前一秒以高频响1s，整点时结束。

（4）用两个按键分别控制“校时”或“校分”。按下校时键时，是显示值以0~23循环变化；按下“校分”键时，分显示值以0~59循环变化，但不产生对时的进位。

第二章系统概述

2.1设计思想与方案选择

数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为10MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,500Hz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包

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括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。

显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（4个用于显示时分）,小数点用于显示秒，所以通过74153选择器和一个7448显示译码器配合，根据计数器的信号进行数码管的动态显示。

整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器中，实现在规定的时刻以指定频率发音报时。

校分校时功能由防抖动开关、逻辑门电路实现。其基本原理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的10Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。

清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。

2.2各功能块的组成

分频模块，60进制计数器模块，24进制计数器模块，4位显示译码模块，正点报时电路模块，校正开关及脉冲按键消抖动处理模块

第三章单元电路设计与分析

3.1各单元电路的选择

（1）分频模块，设计一个7级倍率为10 的分频电路，输入频率为10MHz，输出频率分别为1Hz、10Hz、100 Hz、1kHz、10kHz、100kHz、1MHz，7组占空比为50%的脉冲信号。

（2）60进制计数器模块，采用两片74160级联。

（3）24进制计数器模块，采用两片74160级联。

（4）4位显示译码模块，由分频器，计数器，数据选择器，七段显示译码，3-8线译码

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器构成一个4位LED数码显示动态扫描控制电路。其中4位计数器用7490，数据选择器用74153，七段显示译码器部分采用AHDL硬件描述语言设计。

（5）正点报时电路模块，该模块采用与门和数据选择器74153构成

（6）脉冲按键消抖动处理模块，采用D触发器实现消抖动，从而能够比较精确地设定时间。

3.2基本计时电路子模块的设计及工作原理分析

(1)脉冲发生电路（分频模块）

脉冲发生电路将实验箱10MHz的频率分频成1Hz（供系统时钟），10Hz（快速校分、校时）以及1KHz和500KHz（供整点报时电路）。

首先，设计一个十分频电路，选用7490二—五进制计数器，输入CLKA，输出QA为二进制计数器；输入CLKB,输出QD、QC、QB为五进制计数器。SET9A、SET9B为异步置9端，CLRA、CLRB为异步复位端，均为高电平有效。

十分频模块内部如图所示：

图3.2.1十分频电路

五进制的高位QD作为二进制计数器的脉冲输入，QA是整块十进制数的最高位，构成5421BCD，QA输出占空比为50%。

7块十分频联级构成7级倍率为10的分频器，可以得到实验所需频率。

7级分频模块内部结构图如下图所示：

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图3.2.2 七级十分频电路

2分频模块

将1KHz 的脉冲降频成500Hz ，设计一块4

进制计数器

图3.2.3 4进制计数器

这里只用到7490的五进制功能，QC 、QB 的计数循环为00、01、10、11，QD 作为4进制计数器的复位信号，因为是异步复位，所以从QD 、QC 、QB （100）直接复位成QD 、QC 、QB （000）。

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(2)60进制计数器模块

模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD 方式计数，将计数信号送进7448后可以直接驱动数码管显示，而不像74161还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。电路图如下：

下图为六十进制计数器模块的示意图

图3.2.4 六十进制计数器

图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，RCO 由0变为1，将十位的ENT 置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端LDN 低电平有效，因此将59时个位的D Q ,A Q ,十位的A Q ,C Q 与非之后送给LDN 。在0~59之间时，LDN =1，无效；59时，LDN =0，计数器将被置位为0.

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模60封装成模块如下图：

说明：ST ：使能端，高电平有效，使能无效不工作；

CP ：计数脉冲输入；

RD ：清零输入，低电平有效；

CO ：进位输出端，进位输出为0，正常输出时状态为1；

60L ：个位输出，60L4、60L3、60L2、60L1；

60H ：十位输出，60H3、60H2、60H1。

仿真波形：

(3)24进制计数器模块

模24计数器原理同模60，个位为3，十位为2时置位为0，即将个位的

B Q ，A Q 和十位的B Q 经与非门接入LDN 。

下图为24进制计数器模块示意图

图3.2.5 二十四进制计数器

模24封装模块图如下：

模24计数器封装图

说明：ST：使能端，高电平有效，使能无效不工作；

CP：计数脉冲输入；

RD：清零输入，低电平有效；

CO：进位输出端，进位输出为0，正常输出时状态为1；

24L：个位输出，24L4、24L3、24L2、24L1；

24H：十位输出，24H2、24H1。

仿真波形：

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模24计数器仿真波形图

(4)两片60进制计数器和一片24进制计数器联级构成24小时电路

24小时电路如下

图3.2.6 二十四小时电路

24小时封装模块：

3.3外围子模块电路的设计及工作原理分析

(1)4位显示译码模块

显示电路主要由数据选择器74153、译码器74138、显示译码器7448和两位计数器7490设计为模4的循环计数器，其输出既作为3片74153的控制端，又作为3－8译码器74138的控制端（DE1,DE2）。当计数器计数到某一个数值时，4片74153同时选取对应位的输入组成计时器某一位的BCD编码，接入显示译码器7448，与此同时根据计数器的数值，74138译码器也通过数码管的使能端选择对应位有效，从而在实验箱上显现数据。选择扫描的频率为1KHz,因为人眼的视觉停留，会感觉四个数码管同时显示。

数选器的选择信号有2位，所以要用一个模4循环计数器作为数选器的地址选择端，供轮流选择带显示的数据。

两位计数器由7490构成。如下图所示

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10 图3.3.1 7490

构成的两位计数器

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位计数器封装：

整个四位显示译码模块如图所示：

图3.3.2 四位显示译码器电路

因为实验要求只用一个显示译码器7448，所以考虑用动态扫描显示法进行数据显示，即每次只显示一位，按照一定的显示时间间隔轮流显示。每个显示位均为四位二进制数，所以需要4片数选器，要显示的位有时分4位（SH,SL,FH,FL）。秒点的显示模块为电路图最上方。

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显示电路封装：

(2)整点报时电路原理及模块设计

当计时到59’53”, 59’55”,59’57”时，分别发出一声频率低的蜂鸣声（500Hz）；当计时到59’59”时，发出一声较高的蜂鸣声（1KHz）。需要在某时刻报时，就在时刻输出信号1作为触发信号，选通报时脉冲信号进行报时。

59’53”对应的四个输出分别为：0101，1001，0101, 0011；

59’55”对应的四个输出分别为：0101，1001，0101, 0101；

59’57”对应的四个输出分别为：0101，1001，0101, 0111；

59’59”对应的四个输出分别为：0101，1001，0101，1001；

可见，报时功能选择出的高电平输出端的分十位，分个位，秒十位均是相同的，即0101，1001，0101；但秒个位是不同的，对应于0011,0101,0111,1001；但报时的频率并不相同。FEN_L1,FEN_L4,FEN_H1,FEN_H3,MIAO_L1,MIAO_H1,MIAO_H3均为高电平时报时,MIAO_L4作为高低报时频率的选通信号，为“1”时1KHz输入，为“0”时500Hz输入。

整点报时电路如下：

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图3.3.3 整点报时电路

蜂鸣器封装模块如下：

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(3)校正开关及脉冲按键消抖动处理模块

采用D触发器实现消抖动，从而能够精确地设定时间。校正状态为10HZ的校正脉冲，如图：

图3.3.4 校正时间电路

当无校正输入时，选通信号为BA（00)，CO输入，数字钟正常运行；

当进行分校正时，选通信号为BA（01)，C1输入，秒进位1C1为10HZ校正信号，因为设计的数字钟电路均为低电平进位有效，所以分进位2C1设为高电平，避免校分电路对时计数的脉冲影响；

同理，进行时校正时，选通信号为BA（10），C2输入，分进位2C2为10HZ校正信号，秒进位1C2设为高电平；

校正电路封装模块：

F为分校正脉冲输入，S为时校正脉冲输入；CP接1KHz，使消抖电路工作。

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(4)12小时制与24小时制的切换电路

日常生活中，数字钟提供显示上下午时间的功能，上午时间为00：00到11：59，下午时间为12：00到11：59，根据人们的日常习惯，12：00也归为下午的时间段。为了实现该功能，需在24小时电路中，将13：00~23：59时间段的小时位减去12，产生12小时制的下午时间，用两个LED灯的亮灭表示上午下午

设计比较12点电路如下：

图3.3.6 比较12点电路

用两片数值比较器7485，对小时的高低位进行比较，左边为低片位，右边为高片位。小时的BCD码从A端输入，只有当高片位A1、A0及低片位A3、A2、A1、A0，大于B1、B0（01）及B3、B2、B1、B0（0010)即数字钟大于12点时，高片输出AGB0为“1”；因为12点也归为下午，所以当时间大于等于12时，输出L2为1，同时L1变为零，起到分别显示上午和下午。高片输出的AGB0信号作为下午时间减12的使能信号。

由于20点与21点的特殊性，需要单独设计20点比较电路和21点比较电路：

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图3.3.7 比较20点电路

图3.3.8 比较21点电路

设计减12电路：

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图3.3.9 减12电路

在8421BCD码的前提下，为实现小时高位减一（-0001），低位减二（-0010），使用两片四位加法器74283，高片加-0001的反码1111，低片加-0010的反码1110，高低片互不影响；

20点和21点在减12的过程中有低位向高位的借位，不能与前面的加法电路相同，需

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单独设计，这里采用高位减2，低位加8来实现，原理同前面的加法电路一样；

图3.3.10 12小时制电路

比较12电路的高片AGB0从15线输入，与24or12开关相与，共同组成12小时制输出开关；22线和23线的输入来自20点比较器、21点比较器的输出信号，相或后与24or12

开关相与，避免24小时制下的加法操作。

以上为只有在12小时制下能获得输出的电路，至于输出电路的设计用到三片74153选择器，根据三片选择器的选通信号BA的变换来选择各个模块输出：BA（00)选择24小时输出；BA(01)选择12小时制（不含8点，9点输出）；BA（11）选择12小时制8点、9点输出；BA（10）无效通道，不会出现。

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