多通道同步数据采集与处理系统的设计与实现_王浩

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2009年第01期，第42卷 通 信 技 术 Vol.42，No.01,2009总第205期 Communications Technology No.205,Totally

收稿日期：2008-06-26。

作者简介：王 浩（1982-），男，硕士研究生，主要研究方向为电路设计及D S P 技术；刘文怡（1970-），男，副教授，主要研究方向

为测控系统、信息识别、数据记录，以及相关软件技术；韩志军（1983-），男，硕士研究生，主要研究方向为电路设计。

多通道同步数据采集与处理系统的设计与实现

王 浩， 刘文怡， 韩志军

（中北大学 电子测试技术国家重点实验室，山西 太原 030051）

【摘 要】设计了一种基于DSP 与CPLD 的多通道同步数据采集与处理系统，系统分为多通道同步数据采集模块和DSP 数据处理模块。多通道同步数据采集可实现相关信号同时测量，进行相关分析后，得到信号间的相关信息的要求，而数据处理模块可满足数据处理，实现相关算法等功能。实验中DSP 内嵌数据压缩算法的试验结论表明，该系统能够满足多通道同步数据采集与处理的要求，性能安全，可靠。

【关键词】DSP ；CPLD ；多通道同步数据采集；数据处理

【中图分类号】TN919.5 【文献标识码】A 【文章编号】1002-0802(2009)01-0297-03

Design and Implementation of Multi-channel Synchronous Data Acquisition System

WANG Hao ， LIU Wen-yi ，HAN Zhi-jun

(State Key Laboratory for Electronic Measurement Technology, North University of China, Taiyuan Shaanxi 030051, China)

【Abstract 】Multi-channel synchronous data acquisition system based on DSP and CPLD is designed. The system is constituted by multi-channel synchronous data acquisition module and DSP data processing module.Multi-channel synchronous data acquisition module can realize simulatneous test of the related signal and receive the related information after being analyzed. Data processing module can implements data processing and the related functions of the algorithm. The experiment on the data compression algorithm embedded in DSP indicated that this system can satisfy multichannel synchronous data acquisition and processing requirements,and its performance is secure and reliable.

【Key words 】DSP ；CPLD ；multi-channel synchronous data acquisition ；data processing

0 引言

在现代信号处理系统中，数据采集处理系统越来越广泛地用于各行各业。文中设计实现了基于DSP 与CPLD 的多通道同步数据采集与处理系统，其中，多通道同步数据采集可实现在实际应用中要求对一些相关信号同时进行测量，进行相关分析后，得到信号间的相关信息的要求，而处理模块可满足数据处理，在其系统框架内实现其算法等功能。文章设计的多通道同步数据采集与处理系统，通过程序控制，接口设计，DSP 初始化，DSP 的算法实现具有功能模块化、接口标准化、能够根据用户需求应用灵活多变的特点。

1 多通道同步数据采集模块组成及原理

多通道同步数据采集模块的硬件结构框图如图1所示，模拟信号通过SIN 和AGND 输入，经调理后，通过CPLD 对采样保持器的S/H 控制进行多路同步采样保持，通过CPLD 对模拟开关的SEL 控制进行路选通，这时，XCR3256控制AD 进行单路16位量化采集，然后将采集数据写入到FIFO 缓冲器中。

多通道同步数据采集模块的程序控制采用Verilog HDL 语言，VerilogHDL 是用于逻辑设计的硬件描述语言，并且已成为IEEE 标准[1]。

多通道同步数据采集模块的程序算法,全系统复位时模拟开关复位，采样保持器复位，AD复位。计数循环控制包括采样率计数循环控制，模拟开关选路计数循环控制，采样保持器采样保持计数循环控制，帧计数，帧标志计数循环控制。采样率计数循环是控制单通道采样率，和总采样率的嵌套循环中最内层的循环控制。采样保持器采样（S/H=1）保持（S/H=0）一次，模拟开关计数循环控制模拟开关依次选通多路，选通后的单路信号进行AD 转换，转换后采集数据写入先进先出缓存器FIFO中。考虑到数据处理等方面的原因，数据以帧格式写入FIFO，写入一帧被采集数据的同时，通过帧计数，帧标志计数循环控制，写入一定字节长度的帧标志和帧计数。其中一帧数据的大小，帧计数，帧标志字节长度可根据DSP算法要求或其它具体情况而定。

2 DSP数据处理模块组成及原理

2.1D S P数据处理模块的工作流程

本设计中采用TI公司推出的TMS320C67xx系列浮点DSP中最新的一种芯片TMS320C6713。DSPTMS320C6713处理模块工作流程如图2所示，上电以后，首先初始化DSP 的CSL函数库，然后初始化PLL、GPIO及相关中断寄存器，等待中断信号的来临。采集模块中CPLD控制AD转换写FIFO，FIFO半满时，通过HF信号通知CPLD，CPLD对DSPTMS320C6713产生一个中断信号，这里我们使用5号中断，通知DSP将这一帧长度数据读入到内存（SDRAM）中，DSP处理过的数据写入DSP内软FIFO，判断写外部接口满足条件后，软FIFO内数据可通过422，LVDS等接口输出。

2.2外围接口及存储器接口设计

外围接口及存储器接口设计（如图3），DSP的ARE 连接FIFO的RCLK读取FIFO中的数据，EMIF的CE2连接FIFO输出使能引脚#OE，将FIFO映射到CE2地址空间（从0xA1000000开始）。

D S P访问片外存储器时通过外部存储器接口（external memory interfaces，EMIF），C6000系列DSP 的EMIF具有很强的接口能力。EMIF的时钟输出给SDRAM提供时钟信号；CE0片选线接入#CS，使得SDRAM映射到CE0地址空间（从0x80000000开始）；行地址有效信号SDRAS、列地址有效SDCAS和写使能信号SDWE以及数据线和字节有效位皆对应连接。SDRAM根据#CS、#RAS、#CAS、#WE四根控制线来控制读写，确定当前的内部命令。

图3 多通道同步数据采集模块结构

EMIF的数据总线低16位与Flash的数据线相连，20位地址线相连，用于程序启动，地址范围为0x90000000－

图1 多通道同步数据采集模块的硬件结构

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0x90100000，正好1MByte的寻址空间，EMIF的CE1连入片选引脚#CE，将Flash映射到CE1地址空间（从0x90000000开始），#OE和#WE引脚分别连入输出使能信号和写使能信号。

2.3 DSP的Bootloader

通常，我们会把DSP的程序和常量放置在片内RAM和片外的SDRAM中，但是由于RAM掉电后数据会丢失，所以在工业级应用中这种方式显然是不合适的。而如果把程序和常量放在片外的ROM或Flash中，并使程序在其中运行，其运行效率将会很低。为了解决这个问题，我们就要用引导技术，在芯片RESET上电后将ROM或Flash中的程序或数据搬移到RAM中，并在RAM中运行程序。这种引导操作被称为Bootloader，引导程序被称为Bootloader程序[2]。

本次设计即利用Flashburn烧写FLASH， Flashburn通过. cdd文件来储存其配置信息。一个.cdd文件包括两个部分。一部分主要是需要烧写进Flash的数据文件、格式转换命令文件和逻辑地址，另一部分为适合于目标系统硬件配置的FBTC文件。配置好Conversion Cmd，File To Burn，Target System 中的FBTC Program File Flash文件，即可烧写FLASH，烧写结束后，再次上电，DSP就自动地把程序从Flash中搬运到片上RAM中，开始运行，从而实现了Flash的引导过程。

2.4 DSP复位电路的实现

DSP复位电路具有监视系统运行并在系统发生故障，程序跑飞或死机时再次进行复位的能力。其基本原理是通过电路提供一个用于监视系统运行的监视线，当系统正常运行时，应在规定时间内给监视线提供一个高低电平发生变化的信号，如果在规定的时间内这个信号不发生变化，自动复位电路就认为系统运行不正常并重新对系统进行复位[3] 。

根据上述原理，利用CPLD编写看门狗程序，通过检测DSP 的GP9的电平是否发生变化来监视系统是否正常工作。首先DSP初始化GPIO，使能GP9，并将GP9初始化为输出，编写一void test_out（GP_NUM,VAL）函数，此函数功能是通过设定GP_NUM及VAL的值来确定GPVAL，例如：test_out （9,0），即将G P9输出低电平，t e s t_o u t（9,1）即将GP9输出高电平，在DSP程序内多处调用test_out（9,0），test_out（9,1），使GP9高低电平变化能够准确反映DSP 是否正常工作。CPLD中看门狗程序不断检测GP9信号是否发生高低电平变化，若等待一定时间后GP9信号无变化则CPLD 复位DSP，若GP9不断有高低电平输出，则认为DSP工作正常，CPLD复位DSP功能不被触发。

3 实现情况

本次论文设计的多通道同步数据采集与处理系统在项目应用中内嵌数据压缩算法，实验结论表明，本系统能够满足多通道同步数据采集与处理的要求，性能安全，可靠。被采集数据读入DSP 内CE2空间如图4所示，数据格式为采一路数据后加一路标志，8路标志分别为F F E A，F F E B，FFE C，FF ED，FFE E，FF EF，FFF0，FF F1。

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