数字锁相环提取同步信号实验
实验三十四数字锁相环提取同步信号实验
一、实验目的
1．学习数字通信中位同步恢复的重要性；
2．位同步恢复的主要技术指标；
3．了解数字通信位同步恢复的各种方法；
4．设计一个数字锁相环提取同步信号电路；
5．了解数字锁相环提取同步信号的优缺点；
6．用CPLD/FPGA进行位同步信号提取实验。
二、实验仪器与设备
1．THEXZ-2型实验箱、数字锁相环提取同步信号实验模块；
2．20MHz双踪示波器、万用表。
三、实验原理
1．位同步的重要性
数字通信中，除了有载波同步的问题外，还有位同步的问题。因为信息是一串相继的信号码元的序列，解调时常需知道每个码元的起止时刻。因此，接收端必须产生一个用作抽样判决的定时脉冲序列，它和接收码元的终止时刻应对齐。我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。
要使数字通信设备正常工作，离不开正确的位同步信号。如果位同步脉冲发生严重抖动或缺位，则使数字通信产生误码；严重时使通信造成中断。影响位同步恢复的主要原因：①输入位同步电路的信号质量；②信号的编码方式：码元中存在长连“0”或长连“1”。
在实际通信系统中为了节省传输频带和减小对邻近频道的干扰，一般采用限带传输。也就是将调制信号在基带中进行滚降处理或在中频将已调信号进行中频滤波器成形。这样的信号经过传输和解调器解调，如QPSK系统则输出是I、O二路模拟信号，由于其形状的原因，因此称为眼图。位同步取样位置对眼图的开启位置影响很大。
2．位同步的主要技术指标：
1）静态相差
在相干解调系统中，接收到的信号眼图是由调制器成型滤波器的衰降系统决定的。为了充分利用接收到的信号能量，通常把位同步的抽样脉冲相位调到眼图最大开启位置。在这个位置进行判决认为是最佳，称静态相差为零。
相反位同步的抽样脉冲相位偏离了眼图的最大开启位置，就会造成误码或接收机门限特性下降。通常很多位同步提取电路都存在着一个固定静态相差。要通过电路补偿及移相方法来调正位同步的最佳取样点。
2）相位抖动
数字通信中相位抖动是随着传输距离、中继次数及复接/分接数目的增加而积累，它对数字通信的影响类似于噪声对模拟通信的影响。因此相位抖动也常被称为数字噪声。
当考虑抖动对数字网的影响时，常用相位抖动最大峰峰值概念。它表示相位抖动时间函数的最大值与最小值之间的差值。在数字网设计时我们要求位同步提取能够有较好的承受最
大输入抖动和最小输出抖动能力。
3）同步建立时间
由于位同步恢复一般要采用带有时间常数的电路。例如采用锁相环提取同步信号方法。因锁相环中的频分器的时间常数取值不一样，同步的建立时间也不一样。对于常规的数字通信系统，同步建立时间都能满足一定的要求。但对于突发模式或跳数模式的数字通信，同步建立时间是一项十分重要的技术指标。
4）同步保持时间
从接收信号消失起，到位同步电路输出的位同步信号中断为止的这段时间称位同步保持时间。在数字通信中我们要求位同步提取电路要求建立时间短，保持时间长。这样可以尽量减少由于信道衰减造成位同步的中断。
3．数字通信位同步恢复的各种方法
一类方法是发端专门发送导频信号，而另一类是直接从数字信号中提取位同步信号的方法，后者是数字通信中经常采用的一种方法。
1) 滤波法
已经知道，对于不归零的随机二进制序列，不能直接从其中滤出位同步信号。但是，若对该信号进行某种变换，例如，变成归零脉冲后，则该序列中就有f=1/T的位同步信号分量，经一个窄带滤波器，可滤出此信号分量，再将它通过一移相器调整相位后，就可以形成位同步脉冲。这种方法的方框图如图34-1所示。它的特点是先形成含有位同步信息的信号，再用滤波器将其滤出。下面，介绍几种具体的实现方法。窄带法同步提取法是其中的一种。
图34-1 滤波法原理图
图34-1原理图中的波形变换，在实际应用中亦可以是一微分、整流电路，微分、整流后的基带信号波形如图34-2所示。这里，整流输出的波形与图34-1中波形变换电路的输出波形有些区别，但这个波形同样包含有同步信号分量。
图34-2 基带信号微分、整流波形图34-3 频带受限二相PSK信号的位同步信号提取
另一种常用的波形变换方法是对带限信号进行包络检波。在某些数字微波中继通信系统中，经常在中频上用对频带受限的二相移相信号进行包络检波的方法来提取位同步信号。频带受限的二相PSK信号波形如图34-3（a）所示。因频带受限，在相邻码元的相位变换点附
近会产生幅度的平滑“陷落”。经包络检波后，可得图34-3（b）所示的波形。
可以看出，它是一直流和图34-3（c）所示的波形相减而组成的，因此包络检波后的波形中包含有如图34-3（c）所示的波形，而这个波形中已含有位同步信号分量。因此，将它经滤波器后就可提取出位同步信号。
2) 锁相法
位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴相器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直到获得准确的位同步信号为止。前面讨论的滤波法原理中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，也可以是锁相环路。
我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相法提取位同步信号的原理。
（1）数字锁相
数字锁相的原理方框图如图34-4所示。
图34-4 数字锁相原理方框图
它由高稳定度振荡器（晶振）、分频器、相位比较器和控制器所组成。
其中，控制器包括图中的扣除门、附加门和“或门”。高稳定度振荡器产生的信号经整形电路变成周期性脉冲，然后经控制器再送入分频器，输出位同步脉冲序列。位同步脉冲的相位调
整过程如图34-5所示。若接收码元速率为F（波特），则要求位同步脉冲的重复速率也为F （赫）。这里，晶振的振荡频率设计在nF（赫），由晶振输出经整形得到重复频率为nF（赫）的窄脉
冲[图34-5（a）]，经扣除门、或门并n次分频后，就可得重复速率为F（赫）的位同步信号[图34-5（b）]。如果接收得重复速率为F（赫）的位同步信号[图34-5（c）]。如果接收端晶振输出经n次分频后，不能准确地和收到的码元同频同相，这时就要根据相位比较器输出的误差信号，通过控制器对分频器进行调整。调整的原理是当分频器输出的位同步脉冲超前于接收码元的相位时，相位比较器送出一超前脉冲，加到扣除门（常开）的禁止端，扣除一个a路脉冲[图34-5（d）]，这样，分频器输出脉冲的相位就推后1/n周期（360°/n），如图34-5（e）所示；若分频器输出的位同步脉冲相位滞后于接收码元的相位，如何对分频器进行调整呢？晶振的输出整形后除a路脉冲加于附加门。附加门在不调整时是封闭的，对分频器的工作不起作用。当位同步脉冲相位滞后时，相位比较器送出一滞后脉冲，加于附加门，使b路输出的一个脉冲通过“或门”，插入在原a路脉冲之间[34-5（f）]，使分频器的输入端添加了一个脉冲。于是，分频器的输出相位就提前1/n周期[34-5（g）]。经这样的反复调
整相位，即实现了位同步。
全数字锁相法提取同步信号适用于信码率较低的数字通信电路，一般信码率<8Mb/s，本地时钟频率为65MHz左右。原理中的分频系数M，也称相位调整步长，M越大，同步误差越小。因此，数字锁相法提取同步信号其工作频率不能做得很高。但这种方法适用于全数字化实现，具有稳定性好，容易集成，成本低等优点，并且由于采用全数字化实现，因此免调试，适用批量生产。
图34-5 位同步脉冲的相位调整
四、实验步骤
说明：以下电路在出厂时已写入芯片。学生做实验时可直接测试各点波形。与仿真波形进行比较。
1）输入实验电路如图34-6示。
图34-6 数字锁相提取同步时钟实验电原理图
输入、输出脚位分配如图34-6所示，CPLD/FPGA选用U3，注意有两路全局时钟分别输入83P和2P，分别为异步4.096MHz，充当异地时钟。信码发送方的时钟0.8MHz引出端为18P，发送4级伪码引出端为35P，图形下载后可用示波器测试并与仿真波形进行比较。
注意观察TP4（CLK8K）、TP12（TB8K）波形是否同频同相。
2）仿真波形如图34-7所示。
图34-7 数字锁相提取同步时钟实验仿真波形
注：H点可能看不到波形是由于与I点相距太远所致，所以有条件的话，用数字存储示波器观测。
3）变换电路“DCFO”模块电原理如图34-8所示。
图34-8 变换电路“DCFO”模块电原理图
4）“超前”脉冲成形电路“LDELAYGBT”模块电原理如图34-9所示。
图34-9 “超前”脉冲成形电路“LDELAYGBT”模块电原理图5）“滞后”脉冲成形电路“LDELAY1”模块电原理如图34-10所示。
图34-10 “滞后”脉冲成形电路“LDELAY1”模块电原理图五、实验报告
1．阐述数字锁相提取同步时钟的原理。
2．整理实验电原理图。
3．实测各引出脚的波形，与仿真波形作比较。
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
语音信号处理实验指导书
语音信号处理实验指导书 实验一 语音信号采集与简单处理 一、 实验目的、要求 （1）掌握语音信号采集的方法 （2）掌握一种语音信号基音周期提取方法 （3）掌握短时过零率计算方法 （4）了解Matlab 的编程方法 二、 实验原理 基本概念： （a ）短时过零率： 短时内，信号跨越横轴的情况，对于连续信号，观察语音时域波形通过横轴的情况；对于离散信号，相邻的采样值具有不同的代数符号，也就是样点改变符号的次数。 对于语音信号，是宽带非平稳信号，应考察其短时平均过零率。 其中sgn[.]为符号函数 ?? ?? ?<=>=0 x(n)-1sgn(x(n))0 x(n)1sgn(x(n)) 短时平均过零的作用 1.区分清/浊音： 浊音平均过零率低，集中在低频端； 清音平均过零率高，集中在高频端。 2.从背景噪声中找出是否有语音，以及语音的起点。 （b ）基音周期 基音是发浊音时声带震动所引起的周期性，而基音周期是指声带震动频率的倒数。基音周期是语音信号的重要的参数之一，它描述语音激励源的一个重要特征，基音周期信息在多个领域有着广泛的应用，如语音识别、说话人识别、语音分析与综合以及低码率语音编码，发音系统疾病诊断、听觉残障者的语音指导等。因为汉语是一种有调语言，基音的变化模式称为声调，它携带着非常重要的具有辨意作用的信息，有区别意义的功能，所以，基音的提取和估计对汉语更是一个十分重要的问题。 ∑--= -=1 )]1(sgn[)](sgn[21N m n n n m x m x Z
由于人的声道的易变性及其声道持征的因人而异，而基音周期的范围又很宽，而同—个人在不同情态下发音的基音周期也不同，加之基音周期还受到单词发音音调的影响，因而基音周期的精确检测实际上是一件比较困难的事情。基音提取的主要困难反映在：①声门激励信号并不是一个完全周期的序列，在语音的头、尾部并不具有声带振动那样的周期性，有些清音和浊音的过渡帧是很难准确地判断是周期性还是非周期性的。②声道共振峰有时会严重影响激励信号的谐波结构，所以，从语音信号中直接取出仅和声带振动有关的激励信号的信息并不容 易。③语音信号本身是准周期性的(即音调是有变化的)，而且其波形的峰值点或过零点受共振峰的结构、噪声等的影响。④基音周期变化范围大，从老年男性的50Hz 到儿童和女性的450Hz ，接近三个倍频程，给基音检测带来了一定的困难。由于这些困难，所以迄今为止尚未找到一个完善的方法可以对于各类人群(包括男、女、儿童及不向语种)、各类应用领域和各种环境条件情况下都能获得满意的检测结果。 尽管基音检测有许多困难，但因为它的重要性，基音的检测提取一直是一个研究的课题，为此提出了各种各样的基音检测算法，如自相关函数(ACF)法、峰值提取算法(PPA)、平均幅度差函数(AMDF)法、并行处理技术、倒谱法、SIFT 、谱图法、小波法等等。 三、使用仪器、材料 微机（带声卡）、耳机，话筒。 四、 实验步骤 （1）语音信号的采集 利用Windows 语音采集工具采集语音信号，将数据保存wav 格式。 采集一组浊音信号和一组清音信号，信号的长度大于3s 。 （2）采用短时相关函数计算语音信号浊音基音周期，考虑窗长度对基音周期计算的影响。采用倒谱法求语音信号基音周期。 （3）计算短时过零率，清音和浊音的短时过零率有何区别。 五、实验过程原始记录（数据，图表，计算） 短时过零率 短时相关函数 P j j n s n s j R N j n n n n ,,1) ()()(1 =-=∑-= ∑--=-=10 )]1(sgn[)](sgn[21N m n n n m x m x Z
实验十二优选资料位同步信号提取实验
实验十二位同步信号提取实验 一、实验目的 1、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。 2、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 1、观察数字锁相环的失锁状态和锁定状态。 2、观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的关系。 3、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。 三、实验仪器 1、信号源模块 2、同步信号提取模块 3、20M双踪示波器一台 4、频率计（选用）一台 5、连接线若干 四、实验原理 1、电路分析 位同步也称为位定时恢复或码元同步。在任何形式的数字通信系统中，位同步都是必不可少的，无论数字基带传输系统还是数字频带传输系统，无论相干解调还是非相干解调，都必须完成位同步信号的提取，即从接收信号中设法恢复出与发端频率相同的码元时钟信号，保证解调时在最佳时刻进行抽样判决，以消除噪声干扰所导致的解调接收信号的失真，使接收端能以较低的错误概率恢复出被传输的数字信息。因此，位同步信号的稳定性直接影响到整个数字通信系统的工作性能。 位同步的实现方法分为外同步法和自同步法两类。由于目前的数字通信系统广泛采用自同步法来实现位同步，故在此仅对位同步中的自同步法进行介绍。采用自同步法实现位同步首先会涉及两个问题：（1）如果数字基带信号中确实含有位同步信息，即信号功率谱中含有位同步离散谱，就可以直接用基本锁相环提取出位同步信号，供抽样判决使用；（2）如果数字基带信号功率谱中并不含有位定时离散谱，怎样才能获得位同步信号。 数字基带信号本身是否含有位同步信息与其码型有密切关系。应强调的是，无论数字基带信号的码型如何，数字已调波本身一般不含有位同步信息，因为已调波的载波频率通常要比基带码元速率高得多，位同步频率分量不会落在数字已调波频带之内，通常都是从判决前的基带解调信号中提取位同步信息。二进制基带信号中的位同步离散谱分量是否存在，取决于二进制基带矩形脉冲信号的占空比。若单极性二进制矩形脉冲信号的码元周期为T s，脉冲宽度为τ，则NRZ码的τ＝ T s，则NRZ码除直流分量外不存在离散谱分量，即没有位同步离散谱分量1/T s；RZ码的τ满足0<τ 数字锁相环介绍 ————————————————————————————————作者：————————————————————————————————日期： 数字锁相环试验讲义 一、锁相环的分类 模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？ 二、数字锁相环的实际应用 欲成其事，先明其义。 现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。 主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。 例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用 例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用 例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。 广义的数字锁相环包括扩频通信中的码跟踪。 三、数字锁相环的基本原理 一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。 四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。 在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。 下面的框图是一个实用的数字锁相环的实现框图。 语音信号处理实验 班级： 学号： 姓名： 实验一基于MATLAB的语音信号时域特征分析（2学时） 1）短时能量 （1）加矩形窗 a=wavread('mike.wav'); a=a(:,1); subplot(6,1,1),plot(a); N=32; for i=2:6 h=linspace(1,1,2.^(i-2)*N);%形成一个矩形窗，长度为2.^(i-2)*N En=conv(h,a.*a);% 求短时能量函数En subplot(6,1,i),plot(En); if(i==2) ,legend('N=32'); elseif(i==3), legend('N=64'); elseif(i==4) ,legend('N=128'); elseif(i==5) ,legend('N=256'); elseif(i==6) ,legend('N=512'); end end 00.51 1.52 2.5 3 x 10 4 -1 1 x 10 4 024 x 10 4 05 x 10 4 0510 x 10 4 01020 x 10 4 02040 （2）加汉明窗 a=wavread('mike.wav'); a=a(:,1); subplot(6,1,1),plot(a); N=32; for i=2:6 h=hanning(2.^(i-2)*N);%形成一个汉明窗，长度为2.^(i-2)*N En=conv(h,a.*a);% 求短时能量函数En subplot(6,1,i),plot(En); if(i==2), legend('N=32'); elseif(i==3), legend('N=64'); elseif(i==4) ,legend('N=128'); 滤波法及数字锁相环法位同步提取实验和帧同步提取实验 滤波法及数字锁相环法位同步提取实验和帧同步提取实验 一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求； 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求； 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念； 4、掌握巴克码识别原理； 5、掌握同步保护原理； 6、掌握假同步、漏同步、捕捉态、维持态的概念。 二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量； 3、滤波法位同步恢复观测； 4、数字锁相环位同步观测； 5、帧同步提取实验。 三、实验条件/器材 滤波法及数字锁相环法位同步提取实验： 1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块 2、双踪示波器（模拟/数字） 3、连接线若干 帧同步提取实验： 1、主控&信号源、7号模块 2、双踪示波器（模拟/数字） 3、连接线若干 四、实验原理 滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。 五、实验过程及结果分析 （一）熟悉实验箱 （二）滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置 （1）关电，连线。 （2）开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。 （3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测 分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out” 的幅度填入下表，并绘制幅频特性曲线。 通信与信息工程学院 信息处理综合实验报告 班级：电子信息工程1502班 指导教师： 设计时间：2018/10/22-2018/11/23 评语： 通信与信息工程学院 二〇一八年 实验题目：语音信号分析与处理 一、实验内容 1. 设计内容 利用MATLAB对采集的原始语音信号及加入人为干扰后的信号进行频谱分析，使用窗函数法设计滤波器滤除噪声、并恢复信号。 2．设计任务与要求 1. 基本部分 （1）录制语音信号并对其进行采样；画出采样后语音信号的时域波形和频谱图。 （2）对所录制的语音信号加入干扰噪声，并对加入噪声的信号进行频谱分析；画出加噪后信号的时域波形和频谱图。 （3）分别利用矩形窗、三角形窗、Hanning窗、Hamming窗及Blackman 窗几种函数设计数字滤波器滤除噪声，并画出各种函数所设计的滤波器的频率响应。 （4）画出使用几种滤波器滤波后信号时域波形和频谱，对滤波前后的信号、几种滤波器滤波后的信号进行对比，分析信号处理前后及使用不同滤波器的变化；回放语音信号。 2. 提高部分 （5）录制一段音乐信号并对其进行采样；画出采样后语音信号的时域波形和频谱图。 （6）利用MATLAB产生一个不同于以上频段的信号；画出信号频谱图。 （7）将上述两段信号叠加，并加入干扰噪声，尝试多次逐渐加大噪声功率，对加入噪声的信号进行频谱分析；画出加噪后信号的时域波形和频谱图。 （8）选用一种合适的窗函数设计数字滤波器，画出滤波后音乐信号时域波形和频谱，对滤波前后的信号进行对比，回放音乐信号。 二、实验原理 1.设计原理分析 本设计主要是对语音信号的时频进行分析，并对语音信号加噪后设计滤波器对其进行滤波处理，对语音信号加噪声前后的频谱进行比较分析，对合成语音信号滤波前后进行频谱的分析比较。 首先用PC机WINDOWS下的录音机录制一段语音信号，并保存入MATLAB软件的根目录下，再运行MATLAB仿真软件把录制好的语音信号用audioread函数加载入MATLAB仿真软件的工作环境中，输入命令对语音信号进行时域，频谱变换。 对该段合成的语音信号，分别用矩形窗、三角形窗、Hanning窗、Hamming窗及Blackman窗几种函数在MATLAB中设计滤波器对其进行滤波处理，滤波后用命令可以绘制出其频谱图，回放语音信号。对原始语音信号、合成的语音信号和经过滤波器处理的语音信号进行频谱的比较分析。 2.语音信号的时域频域分析 在Matlab软件平台下可以利用函数audioread对语音信号进行采样,得到了声音数据变量y,同时把y的采样频率Fs=44100Hz放进了MATALB的工作空间。 实验十八位同步提取实验 一、实验目的 1、掌握用滤波法提取位同步信号的原理及其对信息代码的要求。 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求。 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念。 二、实验内容 1、观察滤波法提取位同步信号各观测点波形。 2、观察数字锁相环的失锁状态和锁定状态。 3、观察数字锁相环锁定状态下位同步信号的相位抖动现象及相位抖动大小与固有频差的 关系。 4、观察数字锁相环位同步器的同步保持时间与固有频差之间的关系。 三、实验器材 1、信号源模块一块 2、⑥号模块一块 3、⑦号模块一块 4、20M双踪示波器一台 5、频率计（选用）一台 四、实验原理 位同步锁相法的基本原理和载波同步的类似。在接收端利用鉴频器比较接收码元和本地产生的位同步信号的相位，若两者相位不一致（超前或滞后），鉴相器就产生误差信号去调整位同步信号的相位，直至获得准确的位同步信号为止。前面讨论的滤波法原理图中，窄带滤波器可以是简单的单调谐回路或晶体滤波器，可以是锁相环路。 我们把采用锁相环来提取位同步信号的方法称为锁相法。下面介绍在数字通信中常采用的数字锁相环法提取位同步信号的原理。 数字锁相环(DPLL)是一种相位反馈控制系统。它根据输入信号与本地估算时钟之间的相位误差对本地估算时钟的相位进行连续不断的反馈调节，从而达到使本地估算时钟相位跟踪输入信号相位的目的。DPLL 通常有三个组成模块：数字鉴相器(DPD)、数字环路滤波器(DLF)、数控振荡器(DCO)。根据各个模块组态的不同， DPLL 可以被划分出许多不同的类型。根据设计 的要求，本实验系统采用超前滞后型数字锁相环(LL－DPLL)作为解决方案，图18-3是其实现结构。在LL－ DPLL中，DLF 用双向计数逻辑和比较逻辑实现，DCO 采用加扣脉冲式数控振荡器。这样设计出来的DPLL具有结构简洁明快，参数调节方便，工作稳定可靠的优点。 六、实验步骤 1、锁相环法位同步提取 （1）将信号源模块上S5拨为“1010”，拨动拨码开关S1、S2、S3，使“NRZ”输出的24位NRZ码设置为01110010 10101010 10101010。模块7上的S2拨为“0110”， 即提取时钟选512K。 （2）在电源关闭的状态下，依照下表完成连线： 源端口目的端口连线说明 信号源：NRZ（32K）模块7：DIN 32KNRZ码输入同步提取 * 检查连线是否正确，检查无误后打开电源 （3）以信号源模块“CLK2”的信号为内触发源，用示波器双踪观察模块7上“BS”波形，并与原始时钟CLK2相比较。 （4）把信号源模块上的S1拨为00000000，S2、S3不变，用示波器双踪同时观察“NRZ” 和模块7上“ABSVAL”两点的波形。（结果可以看到，“NRZ”连零时“ABSVAL”为 0，“NRZ”有跳变时“ABSVAL”为1） 奈奎斯特型全数字锁相环（NR-DPLL） 注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。 2.7载波的同步提取 提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍 数字锁相环的基本组成如下 图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器 奈奎斯特采样鉴相器的组成框图如图2-7所示。 图2-7 奈奎斯特采样鉴相器的组成框图 为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2) 其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。 令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器 数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。 图2-8 一阶数字环路滤波器的实现形式 其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。 对理想积分滤波器的传递 通信工程学院12级1班 罗恒 2012101032 实验二 基于MATLAB 的语音信号频域特征分析 一、 实验要求 要求根据已有语音信号，自己设计程序，给出其倒谱、语谱图的分析结果，并根据频域分析方法检测所分析语音信号的基音周期或共振峰。 二、 实验目的 信号的傅立叶表示在信号的分析与处理中起着重要的作用。因为对于线性系统来说，可以很方便地确定其对正弦或复指数和的响应，所以傅立叶分析方法能完善地解决许多信号分析和处理问题。另外，傅立叶表示使信号的某些特性变得更明显，因此，它能更深入地说明信号的各项红物理现象。 由于语音信号是随着时间变化的，通常认为，语音是一个受准周期脉冲或随机噪声源激励的线性系统的输出。输出频谱是声道系统频率响应与激励源频谱的乘积。声道系统的频率响应及激励源都是随时间变化的，因此一般标准的傅立叶表示虽然适用于周期及平稳随机信号的表示，但不能直接用于语音信号。由于语音信号可以认为在短时间内，近似不变，因而可以采用短时分析法。 三、 实验设备 1.PC 机； 2.MATLAB 软件环境； 四、 实验内容 1.上机前用Matlab 语言完成程序编写工作。 2.程序应具有加窗（分帧）、绘制曲线等功能。 3.上机实验时先调试程序，通过后进行信号处理。 4.对录入的语音数据进行处理，并显示运行结果。 5.依次给出其倒谱、语谱图的分析结果。 6. 根据频域分析方法检测所分析语音信号的基音周期或共振峰。 五、 实验原理及方法 1、短时傅立叶变换 由于语音信号是短时平稳的随机信号，某一语音信号帧的短时傅立叶变换的定义为： 其中w(n -m)是实窗口函数序列，n 表示某一语音信号帧。令n -m=k'，则得到 ()()()jw jwm n m X e x m w n m e ∞-=-∞= -∑ 实验一 1. 根据实验观察和纪录回答： （1）不归零码和归零码的特点是什么？ （2）与信源代码中的“1”码相对应的AMI码及HDB3码是否一定相同？ 答： 1）不归零码特点：脉冲宽度τ等于码元宽度Ts 归零码特点：τ＜Ts 2）与信源代码中的“1”码对应的AMI码及HDB3码不一定相同。因信源代码中的“1”码对应的AMI码“1”、“-1”相间出现，而HDB3码中的“1”，“-1”不但与信源代码中的“1”码有关，而且还与信源代码中的“0”码有关。举例： 信源代码 1 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 1 AMI 1 0 0 0 0 -1 1 0 0 0 0 -1 0 0 0 0 0 1 HDB3 1 0 0 0 1 -1 1 -1 0 0 -1 1 0 0 0 1 0 -1 2. 设代码为全1，全0及0111 0010 0000 1100 0010 0000，给出AMI及HDB3码的代码和波形。 答： 信息代码 1 1 1 1 1 1 1 AMI 1 -1 1 -1 1-1 1 HDB3 1 -1 1 -1 1 -1 1 信息代码0 0 0 0 0 0 0 0 0 0 0 0 0 AMI0 0 0 0 0 0 0 0 0 0 0 0 0 HDB3 0 0 0 1-10 0 1-1 0 0 1 -1 信息代码0 1 1 1 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 0 0 AMI0 1 -1 1 0 0 -1 0 0 0 0 0 1 -1 0 0 0 0 1 0 0 0 0 0 HDB30 1 -1 1 0 0 -1 0 0 0-1 0 1 -1 1 0 0 1 -1 0 0 0 –1 0 3. 总结从HDB3码中提取位同步信号的原理。 答： HDB3中不含有离散谱f S(f S在数值上等于码速率)成分。整流后变为一个占空比等于0.5的单极性归零码，其连0个数不超过3，频谱中含有较强的离散谱f S成分，故可通过窄带带通滤波器得到一个相位抖动较小的正弦信号，再经过整形、移相后即可得到合乎要求的位同步信号。 通信原理实验报告三数字锁相环实验 实验3数字锁相环实验 一、实验原理和电路说明 在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。 同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 图2.2.1 数字锁相环的结构 数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。 T1时刻T2时刻T3时刻T4时刻 图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征 在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。 在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。 在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号 语音信号处理实验报告 专业班级电子信息1203 学生姓名钟英爽 指导教师覃爱娜 完成日期2015年4月28日 电子信息工程系 信息科学与工程学院 实验一语音波形文件的分析和读取 一、实验学时：2 学时 二、实验的任务、性质与目的： 本实验是选修《语音信号处理》课的电子信息类专业学生的基础实验。通过实验 （1）掌握语音信号的基本特性理论：随机性，时变特性，短时平稳性，相关性等； （2）掌握语音信号的录入方式和*.WAV音波文件的存储结构； （3）使学生初步掌握语音信号处理的一般实验方法。 三、实验原理和步骤： WAV 文件格式简介 WAV 文件是多媒体中使用了声波文件的格式之一，它是以RIFF格式为标准。每个WAV 文件的头四个字节就是“RIFF”。WAV 文件由文件头和数据体两大部分组成，其中文件头又分为RIFF/WAV 文件标识段和声音数据格式说明段两部分。常见的WAV 声音文件有两种，分别对应于单声道（11.025KHz 采样率、8Bit 的采样值）和双声道（44.1KHz 采样率、16Bit 的采样值）。采样率是指声音信号在“模拟→数字”转换过程中，单位时间内采样的次数；采样值是指每一次采样周期内声音模拟信号的积分值。对于单声道声音文件，采样数据为8 位的短整数（short int 00H-FFH）；而对于双声道立体声声音文件，每次采样数据为一个16 位的整数（int），高八位和低八位分别代表左右两个声道。WAV 文件数据块包含以脉冲编码调制（PCM）格式表示的样本。在单声道WAV 文件中，道0 代表左声道，声道1 代表右声道；在多声道WAV 文件中，样本是交替出现的。WAV 文件的格式 表1 wav文件格式说明表 xxxx学院 毕业设计论文 题目：基于单片机和FPGA的位同步信号提取专业班级：电子信息工程 学生姓名：学号： 完成日期： 指导教师： 评阅教师： 2006 年6月 湖南工程学院应用技术学院毕业设计(论文) 诚信承诺书 本人慎重承诺和声明：所撰写的《基于单片机和FPGA的位同步信号提取》是在指导老师的指导下自主完成，文中所有引文或引用数据、图表均已注解说明来源，本人愿意为由此引起的后果承担责任。 设计(论文)的研究成果归属学校所有。 学生(签名) 年月日 湖南工程学院应用技术学院 毕业设计（论文）任务书 设计（论文）题目：基于单片机和FPGA的位同步信号提取 姓名专业电子信息工程班级 0281 学号 16 指导老师刘正青职称实验师教研室主任 刘望军 一、基本任务及要求： 本课题是设计一具有通用性的输入信号的位同步提取系统，系统可以实现10HZ~1MHZ 的信号同步。使用单片机进行实时控制现场可编程逻辑门阵列FPGA完成位同步信号提取， 通过理论和实验研究，完成硬件电路和软件设计并试制样机，要求完成： 1、单片机实时控制FPGA，完成实时频率跟踪测量和自动锁相； 2、在FPGA 内部，设计完成以下部分： A、全数字锁相环DPLL，主要包含：数控振荡器、鉴相器、可控模分频 器 B、LED动态扫描电路、FPGA和单片机的数字接口，以完成两者之间的 数字传递 3、设计辅助电路：键盘、LED； 二、进度安排及完成时间： （1）第二周至第四周：查阅资料、撰写文献综述和开题报告； （2）第五周至第六周：毕业实习； （3）第六周至第七周：项目设计的总体框架：各个模块以及各个模块之间的关 系确定，各个模块的方案选择与各个模块的所用主要器件的确定； （4）第八周至第十三周：各个模块的主要器件熟悉及相关知识的熟悉；各个模 块的具体任务实现：硬件电路、软件编程； （5）第十四周至第十五周：系统的总体仿真与调试 （6）第十六周至第十七周：撰写设计说明书； （7）第十八周：毕业设计答辩； 数字锁相环研究 刘飞雪 摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。 关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况 锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。从六十年代起，人们就开始对数字锁相环路研究。起初，只是把模拟锁相环路中的部分部件数字化。比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。 此后，出现了全数字化锁相环。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是： 它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。因此， 二、问答题（每题分，共分） 、语音信号处理主要研究哪几方面的内容？ 语音信号处理是研究用数字信号处理技术对语言信号进行处理的一门学科，语音信号处理的理论和研究包括紧密结合的两个方面：一方面，从语言的产生和感知来对其进行研究，这一研究与语言、语言学、认知科学、心理、生理等学科密不可分；另一方面，是将语音作为一 种信号来进行处理，包括传统的数字信号处理技术以及一些新的应用于语音信号的处理方法 和技术。 、语音识别的研究目标和计算机自动语音识别的任务是什么？ 语音识别技术，也被称为自动语音识别，()，其目标是将人类的语音中的词汇内容转换为 计算机可读的输入，例如按键、二进制编码或者字符序列。 计算机自动语音识别的任务就是让机器通过识别和理解过程把语音信号转变为相应的文本 或命令的高技术。 、语音合成模型关键技术有哪些？ 语音合成是实现人机语音通信，建立一个有听和讲能力的口语系统所需的两项关键技术，该系统主要由三部分组成：文本分析模块、韵律生成模块和声学模块。.如何取样以精确地抽取人类发信的主要特征，.寻求什么样的网络特征以综合声道的频率响应，.输出合成声音的质量如何保证。 、语音压缩技术有哪些国际标准？ 二、名词解释（每题分，共分） 端点检测：就从包含语音的一段信号中，准确的确定语音的起始点和终止点，区分语音信号和非语音信号。 共振峰：当准周期脉冲激励进入声道时会引起共振特性，产生一组共振频率，称为共振峰频率或简称共振峰。 语谱图：是一种三维频谱，它是表示语音频谱随时间变化的图形，其纵轴为频率，横轴为时间，任一给定的频率成分在给定时刻的强弱用相应点的灰度或色调的浓淡来表示。 码本设计：就是从大量信号样本中训练出好的码本，从实际效果出发寻找好的失真测度定义 公示，用最少的搜素和计算失真的运算量。 语音增强：语音质量的改善和提高，目的去掉语音信号中的噪声和干扰，改善它的质量 三、简答题（每题分，共分） 、简述如何利用听觉掩蔽效应。 一个较弱的声音(被掩蔽音)的听觉感受被另一个较强的声音(掩蔽音)影响的现象称为人耳的“掩蔽效应”。人耳的掩蔽效应一个较弱的声音(被掩蔽音)的听觉感受被另一个较强的声 音(掩蔽音)影响的现象称为人耳的“掩蔽效应”。被掩蔽音单独存在时的听阈分贝值，或者 说在安静环境中能被人耳听到的纯音的最小值称为绝对闻阈。实验表明，—绝对闻阈值最小，即人耳对它的微弱声音最敏感；而在低频和高频区绝对闻阈值要大得多。在范围内闻阈随频率变化最不显著，即在这个范围内语言可储度最高。在掩蔽情况下，提高被掩蔽弱音的强度， 使人耳能够听见时的闻阈称为掩蔽闻阈(或称掩蔽门限)，被掩蔽弱音必须提高的分贝值称为 掩蔽量(或称阈移)。 、简述时间窗长与频率分辨率的关系。 采样周期、窗口长度和频率分辨率△之间存在下列关系：△(*) 可见，采样周期一定时，△随窗口宽度的增加而减少，即频率分辨率相应得到提高，但同时时间分辨率降低；如果窗口取短，频率分辨率下降，而时间分辨率提高，因而二者是矛盾的。 、简述时域分析的技术（最少三项）及其在基因检测中的应用。（）数字锁相环介绍
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