叠层芯片封装技术与工艺探讨

叠层芯片封装技术与工艺探讨
叠层芯片封装技术与工艺探讨

叠层芯片封装技术与工艺探讨

一、引言

现代便携式电子产品对微电子封装提出了更高的要求,其对更轻、更薄、更小、高可靠性、低功耗的不断追求推动微电子封装朝着密度更高的三维封装方式发展,芯片叠层封装(stacked die package)是一种得到广泛应用的三维封装技术,叠层封装不但提高了封装密度,降低了封装成本,同时也减小了芯片之间的互连导线长度,从而提高了器件的运行速度,而且通过叠层封装还可以实现器件的多功能化,初级的3D芯片叠层封装就是把多个芯片在垂直方向上累叠起来,利用传统的引线封装结构,然后再进行封装。由于这种结构的特殊性,芯片和基板之间,芯片和芯片之间的互连是叠层封装的关键,现在普遍是以引线键合方式实现叠层封装的互连,其方式主要有2 种:一种是金字塔型的叠层封装,使用大小不同的芯片,上层的芯片的面积要小于下层,这样下层芯片表面就有足够的面积和空间可以用来进行引线键合;另一种是使用大小相同的芯片,通过在上下层芯片之间加入一层芯片(spacer)以便于下层芯片的引线键合,垫片是一块面积比上下层芯片小的普通硅片,使用这两种结构都可以制造出多层芯片的叠层封装。为避免对现有工艺进行大的改动,叠层封装一般通过减薄芯片的厚度来保证总的封装厚度不变,但是芯片厚度的减少会造成芯片刚度减少,易于变形,在热处理过程中芯片内应力集中点甚至会造成芯片的破坏,此外,由于塑封料厚度的减小,阻止水汽侵入芯片和塑封料界面的能力减弱,水汽的侵入会促使裂纹的产生和扩展。本文就LQFP系列3D封装在实际生产过程中所遇

到的问题及解决方案进行了详细的阐述。

二、超薄圆片减薄及划片

传统的MOS集成电路一般都是表面型器件,功耗小,无需考虑散热问题,所以对芯片厚度要求不高,芯片厚度主要由塑封体厚度而定,除了QFP、SOP 等扁平封装因受塑封体厚度限制,芯片厚度一般为300μm左右,其余芯片厚度一般为400μm左右,然而3D封装芯片厚度一般为200μm以下,这就必须考虑减薄后圆片的翘曲以及划片崩裂等问题。

2.1.薄圆片减薄后圆片翘曲成因及对策

2.1.1.翘曲原因

实践证明,减薄后,圆片翘曲主要是由机械切削造成的损伤层引起,这是因为,硅材料片是单晶硅片,硅原子按金刚石结构周期排列,而背面减薄就是通过机械切削的方式对圆片背面进行切削,切削必然会在圆片背面形成一定厚度的损伤层,损伤层的厚度与砂轮金刚砂直径成正比,背面损伤层的存在,破坏了圆片内部单晶硅的晶格排列,使圆片的内部存在较大的应力,当圆片很薄时,使圆片自身抗拒上述应力的能力就很弱,体现在外部,就是圆片翘曲,圆片翘曲与粗糙度、砂轮金刚砂直径及圆片直径成正比,另外,圆片厚度越大,圆片自身抗拒内部应力的能力越强。

2.1.2.3D封装减薄技术和传统封装减薄技术的差别

机械切削是常规的背面减薄技术,一般分为两阶段:即前段粗磨和后段细磨两部分,由于细磨后圆片比较光滑,并且细磨砂轮金刚砂直径一般在20μm以

下,细磨时容易产生较高的热量,所以,细磨切削量都较小,一般小于40μm,图1为减薄示意图。

在传统的MOS集成电路封装中,由于圆片厚度较厚,一般无须考虑背面减薄造成的背面损伤,粗磨一般选用金刚砂颗粒直径大于40μm,粗磨形成的损伤层大约为20μm左右,粗糙度约为1.5μm,细磨一般选用金刚砂颗粒直径小于20μm的砂轮,其损伤层大约为5μm左右,粗糙度约为0.5μm,由于后段细磨砂轮较粗,因此在圆片内部存在较大的应力,利用此工艺加工的Φ150mm(6英寸)圆片,如果完工厚度是400μm,翘曲度可达200μm左右,但是由于传统的MOS集成电路圆片较厚,一般还不会影响后序工序加工,也不会影响电路性能。

然而3D封装中芯片厚度一般在200μm以下,如果还采用上述减薄工艺,如果完工厚度是200μm,Φ200mm(8英寸)圆片翘曲度可达1500μm以上,由于其脆性较强,在交接转运过程中易受振动或外力的损伤,影响成品率,并且因背面加工的粗糙度偏高,这样的高低不平纹路,造成应力集中,使后续工艺划片,装片时产生隐含的裂纹,其结果影响产品的可靠性。为适应3D封装芯片加工,后段细磨改用直径更小的金刚砂颗粒使其粗糙度小于0.2μm,造成的背面损伤层小于2μm左右,虽然采用此工艺可以去除粗磨阶段形成的大部分损伤层,减小表面的粗糙度,达到较好的镜面效果,但细磨自身也会造成一定的损

伤,造成圆片翘曲。利用此工艺加工的Φ200mm(英寸)圆片,如果完工厚度是200μm,翘曲度达到180μm左右。

图2分别是使用不同砂轮减薄后,200倍显微镜下圆片的背面情况,可看出金刚砂颗粒较大的砂轮加工的圆片背面有较大的损伤,粗糙度随颗粒直径的增长依次增大,而使用金刚砂颗粒小于6μm砂轮粗糙度明显小,基本达到了镜面效果。

图3、4是Φ200mm圆片分别用不同砂轮减薄到200μm,圆片的翘曲情况对比。

2.1.

3.对策

从圆片翘曲的成因上看,减少机械切削造成的损伤层是减少减薄后圆片翘曲的关键,所谓3D封装中的减薄技术有别于过去的减薄技术,就在于砂轮的选择,即选择合适的砂轮,最大限度地减少机械切削造成的损伤层,降低翘曲度。

2.2.薄圆片划片崩裂的成因及对策

3D薄圆片划片主要问题是崩裂问题,如图5所示,如果崩裂严重,会造成芯片缺角,芯片直接报废;如果崩裂较轻微,裂纹没有碰及铝线,该缺陷不易被发现,但是会影响封装后IC的可靠性,相比两种情况,后者的后果更为严重。

2.2.1.崩裂成因

划片刀刃口是金刚砂颗粒粘合而成,呈锯齿状,金刚砂的暴露量越大,划片刀就越锋利,在划片过程中,划片刀刃口的金刚砂颗粒不断的被磨损、剥落和更新,以保证刃口锋利,得到较好的切割效果,如图6所示,划槽边缘较光滑。

如果被磨损金刚砂颗粒没有及时更新,导致划片刀变钝,切割温度过高,即所谓划片刀过载,会产生正反面崩片,由于切割时圆片正面所受压力小于反面,且正面直接被水冲洗冷却效果好,所以崩片一般背面较正面更严重,崩片表现在正面,一般就是划槽毛刺较大,如图7所示,崩片表现在反面,即背崩现象,如图8所示,如果圆片较厚,背崩一般不会影响正面有效电路区,如果圆片较薄,背崩就可能延伸到圆片正面,发生崩裂,如图9所示。

2.2.2.崩裂对策

从上面分析可知,崩裂的这些原因是划片刀过载,那么如果能很好的解决划片时划片刀过载问题,就能有效的控制崩裂问题。在切割厚度230μm以上的圆片时,由于划片刀的自修正,即金刚砂颗粒不断被磨损、剥落和更新,崩片问题能及时修正,除非划片槽内金属、测试图新过多,则需要更换特殊划片刀,这里不多介绍,然而,在切割厚度230μm以下的圆片时,由于圆片很薄,并且很脆,背崩就可能延伸到圆片正面,发生崩裂,所以在加工3D薄圆片时,必须解决崩裂问题。

a)单刀切割工艺

由于选用的是低强度结合剂和低金刚砂密度的划片刀,所以划片过程中金刚砂颗粒很容易剥落和更新,以保证刃口锋利,另外,金刚砂颗粒较细,所以正面切割槽毛刺较小,但当划片槽内金属、测试图形过多,或圆片背面复杂,例如经过刻蚀等,利用此工艺,背面切割槽边会有较多细微崩口。

b)双刀STEP切割工艺

就是用两种不同的划片刀,进行开槽切割。即先用一把刀在圆片表面开一定深度的槽,再用另一把刀切穿圆片,如图10所示。

开槽划片刀选用金刚砂颗粒较小、中等强度结合剂和中等金刚砂密度,由于较小的颗粒容易在切割时从刀片上剥落,保持刀片的锋利,并且切割较浅,冷却效果好,所以不会发生过载现象,作用是去除划片槽内的金属、测试图形等。

由于划片槽内的金属、测试图形等已被去除,划片槽只剩单晶硅,所以切穿划片刀使用标准的划片刀即可。

当Φ200mm 甚至Φ300mm圆片上划槽向150μm以下发展时,上述工艺就无法满足工艺要求,更先进的减薄划片工艺,背面减薄后,去除残留缺陷、释放应力的先进和后处理技术是必须的,目前背面减薄后额外的后处理技术一般有3种:化学机械抛光、干刻蚀和化学湿刻蚀;同时更加先进的划片工艺也逐渐发展起来,例如采用水刀激光(喷水波导激光束法)划片技术,就可以避免产生上述的损伤,同时有效地去除所有的熔化残渣,并且可以使切口的边缘迅速冷却,边缘的热损伤区几乎可以忽略不计。大尺寸薄芯片是下一代超大规模集成电路的必经之路。目前国际上Φ300mm、厚度100μm的圆片已量产;且已具备Φ300mm、厚度50μm的圆片的加工能力;有的已向20μm发展。因此一些传统封装工艺已无法满足日新月异的发展,必须进行创新,只有通过开发新工艺、新的封装形式,才能跟上超大规模集成电路的发展步伐。

三、薄裸芯片贴装

3D产品是有两个以上芯片封装在一个LQFP系列的塑封体内,它是将第一个芯片装在引线框的底座上,然后第二个芯片装在第一个芯片的上面;在内引线连接时有芯片到芯片的引线连接,也有芯片到内引线的连接(图11),因此对装片提出了较高的要求。

根据3D产品的特点,我们制定了下面的工艺方向:

3.1.确定芯片的厚度和划片膜的选用

一般情况下,对于直插式的DIP封装,其塑封体比较厚,大概在4mm左右,因此封在塑封体内的芯片厚度为400μm,表面贴装的SOP/QFP/等封装,其塑封体的厚度一般为2mm左右,因此封在塑封体内的芯片厚度为300μm,对于LQFP系列封装,其塑封体的厚度更薄,为1.4mm左右,如果是普通单芯片封装,其芯片的厚度应该为300μm就可以了,但3D的LQFP64由于是双芯片叠层装片,考虑到引线框的小岛平面到塑封体顶部的距离只有0.81mm,金丝顶部到塑封体顶部要有100μm的空间,因此我们将每种芯片的厚度定位小于200μm。

在芯片厚度小于200μm情况下,由于芯片尺寸较大,因此芯片的强度就降低,它能承受的外力比较小,为减少装片时芯片的所受到的力,必须选用粘接力

较小的划片膜。

3.2.提高装片位置的精度

LQFP系列的3D产品,键合的引线比较多,而且有芯片上的键合点到另一个芯片上的键合的金丝连线,要保证键合的质量,就比较必须提高装片的精度,为提高装片的精度,我们从装片的过程来考虑:(1)在吸芯片的位置,用单根顶针顶芯片使芯片容易倾斜,而影响装片的精度,因此我们采用多顶针,将多跟顶针的高度调整在同一高度,使所有顶针的端部形成一个平面,这样装片就可以提高装片的精度;(2)在装芯片的位置,原来是用滴胶方式装片,这样不能保证芯片的平整度,改用写胶的方式,它可以保证芯片和胶的接触过程中,芯片在胶上尽量少位移,从而确保装片位置的精度。

3.3.芯片粘接材料的选择

第一层芯片直接和引线框小岛接触,采用普通的工艺即可,用导电胶来粘接,但对于第二层芯片的背面要和第一层芯片的正面接触,如果采用导电胶的话,会在两芯片间形成一个大的寄生电容,该电容的介质层厚度为第一层芯片表面的钝化层厚度,由于该厚度较小,所以寄生电容较大,为此,第二层芯片和第一层的粘接材料,我们采用绝缘胶,并且将厚度控制在30-40μm,这样就增大了寄生电容介质层的厚度,从而降低了寄生电容,另一方面,两层芯片之间如果用导电胶粘接的话,在第一层芯片表面钝化层有缺陷时就会形成电通路而使电路报废,所以从这一点来说,第一层和第二层芯片的粘接用绝缘胶最好。

3.4.胶层厚度和固化条件

封装组件材料属性列表见表1

LQFP系列的3D封装,里面的两个IC芯片,面积较大又比较薄,这样它的抗应力能力就较小,大家知道Cu引线框的膨胀系数为(160-180)× 10-7/℃,Si芯片的膨胀系数为26×10-7/℃,膨胀系数差异造成在温度快速变化时,芯片发生弯曲,因为产生较大的应力,而作为粘接材料的胶既起到粘接作用,又可以在Cu引线框和Si芯片之间起到缓冲热膨胀应力的作用,要想降低应力,必须从两方面来考虑,一是控制胶层的厚度,薄的胶层对改善由于膨胀系数差异而产生的应力不太明显,厚的胶层可以很好解决这方面的问题,最后我们将导电胶和绝缘层和厚度控制在30±5μm;二是装片胶的固化条件选择对应力,固化的温度太高不利于应力的消除,因此固化条件采用三段时间固化:升温→主固化→降温,其在主固化段采用降低温度延长时间方法。

3.5.无损伤装片

由于芯片较薄,在封装过程中,受到机械应力和热应力的作用,这要求装片时芯片的背面不能受到损伤,也就是芯片上被顶针顶过后不能在芯片上有机械缺陷:凹坑、裂纹。因为这些凹坑和裂纹在封装过程中,受到外力的作用延伸和扩

大,到达有源层,最终导致产品失效,要做到无损伤装片首先选用粘力较低的划片膜,这样可以在顶芯片时用较小的力,第二是选用较粗的顶针,较粗的顶针的接触面积大,单位面积的力较小,这样在顶芯片时就不会损伤芯片背面,有了这两条措施即可很好地解决芯片背面的损伤问题。

四、低弧度金线及立体键合

叠层封装在Wire Bond最关键的技术是Z方向的立体键合技术,包括超低弧度金线键合技术和芯片与芯片件的金线键合技术,除此以外劈刀选型、工艺参数方面的设置也是比较重要的。

4.1.超低弧度金线键合技术

高度限制及叠层技术构形增加的复杂性对在叠层芯片应用中的金线键合技术提出了一些特殊的挑战,当芯片厚度增加时,不同线环形层之间的间隙相应减少,需要降低较低层的引线键合弧高,以避免不同的环形层之间的线短路。环形顶层也需要保持低位,以便消除在塑封后金线露出塑封体的现象,器件最大的弧高,不应高于保持环形层之间最佳缝隙的芯片厚度。因此,如果芯片厚度为150μm,最佳的弧高应为150μm或低于150μm。

低弧度金线键合技术的要求,已推动了反向键合技术的使用的不断增长,标准的正向键合工艺过程,首先把劈刀置于芯片上,以芯片键合区为第一焊点,引脚为第二焊点的顺序键合。而反向键合工艺则先把劈刀置于芯片键合区上,先打一个金球以后,再以引脚为第一焊点,芯片键合区为第二焊点的顺序键合,并把第二焊点打到金球上。

目前几种应用中,多采用标准的键合工艺,因为标准的键合工艺速度比反向的更快,并能够得到更细的间距。但是标准的键合工艺受到弧高方面的约束。而且金球上方过度的反拉可造成颈部裂纹,这些裂纹导致了可靠性问题。使用25μm金丝获得的标准键合工艺的最小弧高大约为125μm。而在采用了最佳化的工艺过程,使用较好的键合设备后,反向键合工艺能够获得低于75μm的弧高。

除了较低的弧高之外,反向键合在引脚的第二焊点处还形成了较大的间隙。在棱锥体叠层芯片构形中,把较小的芯片置于较大的芯片顶部,顶部的芯片弧形到底部芯片边缘,需要有足够的间隙,这通常需要做一个平台模式的弧形,在接近第二焊点的弧形中,要求一个比较大的角度,因为弧形的支座点是第一焊点,因此这比做接近于第一焊点的弯曲要困难得多,当弯曲角增大时,弧度受到更大的倾斜和断裂威胁。当底部芯片比顶部芯片大很多并且第二焊点引线非常接近芯片边缘时,会使此问题变得恶化,可以使用反向键合来解决这一问题,因为反向键合提供了急弯角和较高的弯曲高度,传统的正向键合技术的又一替代技术是最新研究的叠合式正向键合法。叠合式正向法为叠层芯片封装提供了一种超低弧度、正向键合技术,这种技术除了提供比传统的正向键合低的弧高和较少的颈部损坏之外,与反向球焊相比,降低了敏感芯片上的键合区损伤,还提供了

较高的产量,由于在第一焊点的低变形,叠合式正向法也提供了比反向球焊更细间距的能力,在此应外中可以得到低于75μm的弧高,表2提供了3种所描述的弧形类型的比较状况。

4.2.芯片与芯片间的金线键合技术

由于芯片键合区与引脚是两完全不同的材料,而在叠层芯片中不可避免地会有两芯片键合区之间的连接,这时就不是传统的键合模式可以完成了。因为键合模式及参数设置与材料有很大的关系,以铜的Leadframe为例,第二焊点打在上面时它的参数与打在芯片键合区的铝层上有很大的不同,打在Leadframe上时功率和压力参数的设置是比较大的,而如果使用相同的参数打在芯片铝层上,不只会出现打不上的情况,而且会对铝层下的芯片本身造成严重的伤害,因此打在芯片铝层上的参数要小得多。

另外,由于芯片铝层上键合的特殊性,这就需要在铝层表面一定要有金球的情况才可以正常完成键合,而普通模式在键合时只在打第一焊点时会形成金球,

在打第二焊点时由于没有事先烧球,所以不会形成金球,只会在第二焊点形成一个月牙状的痕迹,这样不只会影响两焊点间连接的可靠性,还会在打第二焊点时对芯片形成比较大的损伤,因此在进行芯片与芯片间的连接时就必须使用Bump球模式,这种模式的方法与上面提到的反向键合的方法差不多,即先在第二焊点打一个金球,然后再以正常键合模式把金线从第一焊点连接到第二焊点,这时的第二焊点上由于有了金球,因此在打第二焊点的参数设置上会比正常键合模式要小得多,这就是有效地保证了打第二焊点时对铝层下的芯片本身不会有太大的影响。

五、LQFP – 3D技术的MSL

MSL是Moisture Sensitivity Level(潮湿敏感度等级),是考核在特定的温湿度条件下电路存在一定时间后,其塑封体抗吸收水分的能力,根据条件的不同可以分成多个等级,主要靠在不同条件存放后进行Reflow,并度电路进行扫描察看分层情况来判断等级,见表3。

为什么3D封装中的MSL考核有别与传统单芯片封装的MSL考核?首先需要了解MSL考核与封装中的哪些因素有关,与MSL有关的因素大体可以分为3大类:工艺、材料、产品结构。

5.1.封装材料对MSL的影响

在封装中影响MSL的材料主要有引线框、装片胶、塑封料及芯片(表面处理)。

5.1.1.引线框

引线框内引脚的密集程度直接影响电路的MSL考核,引线脚越多越密,树脂与内引线的接触面就越多,产生分层的可能就越大,同时内引脚越密,上下塑封体树脂的连接也就越少,可靠性相对较差。

所以对于多引脚、密间距的引线框一般只能使用高流动性,高粘结性的塑封料,来提高与引线框的结合力达到高可靠性的目的。

引线框的表面粗糙度也是影响MSL的一个因素,内引脚边缘的毛刺突出直接导致与树脂之间的粘结不充分,导致内引脚边缘的分层。

5.1.2.装片胶

装片胶为了有很好的滴胶性能一般都加入稀释剂,而稀释剂在高温时容易挥发,这就容易在芯片和小岛之间的胶层产生空洞和间隙,所以可选用稀释剂含量少的装片胶来应对MSL的考核。

5.1.3.塑封料

在封装中影响MSL最大的材料就是塑封料,在该行业中塑封料太多的选择,其中高粘结性,低吸水率的树脂可以很好地提高MSL的可靠性。

用环氧塑料封装的电路是非气密性封装,电路暴露在空气中会吸收水分,塑

封体吸湿或塑封料含水量过多时,当他们暴露在典型的回流焊和波峰焊温度中时,会产生裂纹,产生的气压超过塑封体强度还会使之破裂,高温和温度突变是产生开裂的主要因素,如图14,特别是像LQFP64的薄型电路,塑封体外壳与芯片的距离只有不到0.5mm左右,外壳的抗爆能力已经很弱。

潮气可通过包封体或沿引线框架已塑封料界面渗透到塑封体内,加速塑封器件的脱层,当塑封料与此线框间粘附良好时,潮气进入塑封体的主要途径是通过包封材料,然而,由于组装过程不良因素,如键合高温氧化、应力消除不充分或过大的切筋力使引线框架翘曲等使粘附性能降低,在封装的外表面产生剥离和微裂纹,水气就可沿此路侵入电路内部。

在界面处,潮气使环氧树脂水解,降低截面化学结合力,然而,由于塑封料的不同对潮气反应各异。例如,低应力的环氧树脂化合物由于加入了硅铜调节剂以减小应力,它对潮气的变化比普通的塑封料更敏感,低的玻璃化温度会促进潮气吸附。

为获得良好粘附,严格清洗表面是必需的,氧化的表面,如铜合金引线框架暴露在高温环境中,通常会产生剥离,氮气可以避免氧化,在高温处理过程中和储存中应使用氮气保护。

低亲和力的表面涂层,如局部镀银表面,也影响了界面粘附力,通常管芯键合区镀银用来控制偏压和防止引线氧化。但是,镀银层和塑封料之间的粘附性太差,所以在管芯附近区域内会形成一定的间隙,高粘结性树脂能改善这种情况。

塑封料中脱模剂和助粘剂能加速塑封电路剥离层产生,因此必需精确调整其含量,脱模剂有助于从模腔中取出产品,但存在一定的界面剥离风险,另一方面,助焊剂保证了良好的界面粘附性能,但也使脱模更困难,所以这两种调节剂在塑封料中的含量很大的影响塑封料的性能。

5.2.封装工艺对MSL的影响

5.2.1.装片MSL的考虑

LQFP系列的3D封装,里面有两个IC芯片,封装后价值较高,因此就要求产品有较高的可靠性,对于扁平表面贴装产品,采用回流焊,温度较高,约在260℃,这就要求封装后塑封树脂和芯片表面以及引线框的表面紧密接触,没有空隙,否则在做回流焊时,空隙处的空气会急剧膨胀,从而损坏产品,装片工序要提高MSL的水平,从两个方面里考虑:一是选用挥发剂少的导电胶和绝缘胶,如胶的发挥剂占质量分数小于3%的比较理想,这样可以最小程度减少挥发剂在表面的附着,使塑封树脂和表面紧密接触。二是减少装片后引线框在后固化时的氧化,因为氧化层影响树脂和表面的结合力,最终我们选用无氧气固化。

装片的点胶方式有单孔滴胶、多孔滴胶、单孔画胶,单孔滴胶适用于小芯片,大芯片就需要用到后两种滴胶方式,不同的滴胶方式的目的都是为了装片胶能有效好的覆盖率,避免在装片过程中产生空洞和间隙(见图15)。

5.2.2.封装工艺

一般来说,在塑封过程中的开裂主要有以下几种原因造成:

a)作业过程中处理不当粘模造成开裂。有塑封体上下分开和引脚处裂痕两种。

粘模主要是由于固化成型时间太短,塑封体未完全固化而打开模具,形成开裂;而且塑封料中脱模成份少的话也会粘模:注意模具表面或没有充分润模可也是粘模块的一个原因。

b)由于工艺条件设置不当影响塑料成型,伴随着麻点一起出现裂缝。这种裂缝

可以调节固化温度来解决。

c)由于3D产品内部芯片结构不同,树脂在模具型腔里的流动发生变化,很容

易产生内部气孔,所以选用流动性好,黏度低的树脂就非常重要,同时也可以适当提高模具温度,使树脂能顺利充满型腔。

d)来料的引线框由于通过装片后固化和键合加热表面会有一定程度的氧化,过

度的氧化会直接影响树脂与引线框的结合力,所以装片键合高温的地方最好能通上氮气,尽量避免引线框的氧化,纯金属与树脂的粘结效果也不是很好,适当的氧化也能提高树脂与引线框的结合力,适当的氧化层在1nm左右。

e)为了提高树脂和引线框的粘结力,塑封时可以适当增加注射压力,增加固化

时间:塑封料的保管也要严格按照厂家要求,过期和失效的树脂对MSL考核的影响也很大。

5.3.产品结构对MSL的影响

从产品结构来说,薄型和小型的电路更容易被水分浸入到核心,其MSL考

芯片封装的主要步骤

芯片封装的主要步骤 板上芯片(Chip On Board, COB)工艺过程首先是在基底表面用导热环氧树脂(一般用掺银颗粒的环氧树脂)覆盖硅片安放点,然后将硅片直接安放在基底表面,热处理至硅片牢固地固定在基底为止,随后再用丝焊的方法在硅片和基底之间直接建立电气连接。 裸芯片技术主要有两种形式:一种是COB技术,另一种是倒装片技术(Flip Chip)。板上芯片封装(COB),半导体芯片交接贴装在印刷线路板上,芯片与基板的电气连接用引线缝合方法实现,芯片与基板的电气连接用引线缝合方法实现,并用树脂覆盖以确保可靠性。虽然COB是最简单的裸芯片贴装技术,但它的封装密度远不如TAB和倒片焊技术。 COB主要的焊接方法: (1)热压焊 利用加热和加压力使金属丝与焊区压焊在一起。其原理是通过加热和加压力,使焊区(如AI)发生塑性形变同时破坏压焊界面上的氧化层,从而使原子间产生吸引力达到“键合”的目的,此外,两金属界面不平整加热加压时可使上下的金属相互镶嵌。此技术一般用为玻璃板上芯片COG。 (2)超声焊 超声焊是利用超声波发生器产生的能量,通过换能器在超高频的磁场感应下,迅速伸缩产生弹性振动,使劈刀相应振动,同时在劈刀上施加一定的压力,于是劈刀在这两种力的共同作用下,带动AI丝在被焊区的金属化层如(AI膜)表面迅速摩擦,使AI丝和AI膜表面产生塑性变形,这种形变也破坏了AI层界面的氧化层,使两个纯净的金属表面紧密接触达到原子间的结合,从而形成焊接。主要焊接材料为铝线焊头,一般为楔形。 (3)金丝焊 球焊在引线键合中是最具代表性的焊接技术,因为现在的半导体封装二、三极管封装都采用AU线球焊。而且它操作方便、灵活、焊点牢固(直径为25UM的AU丝的焊接强度一般为0.07~0.09N/点),又无方向性,焊接速度可高达15点/秒以上。金丝焊也叫热(压)(超)声焊主要键合材料为金(AU)线焊头为球形故为球焊。 COB封装流程 第一步:扩晶。采用扩张机将厂商提供的整张LED晶片薄膜均匀扩张,使附着在薄膜表面紧密排列的LED晶粒拉开,便于刺晶。 第二步:背胶。将扩好晶的扩晶环放在已刮好银浆层的背胶机面上,背上银浆。点银浆。

芯片常用封装及尺寸说明

A、常用芯片封装介绍 来源:互联网作者: 关键字:芯片封装 1、BGA 封装(ball grid array) 球形触点陈列,表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚,在印刷基板的正面装配 LSI 芯片,然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200,是多引脚 LSI 用的一种封装。封装本体也可做得比 QFP(四侧引脚扁平封装)小。例如,引脚中心距为 1.5mm 的360 引脚 BGA 仅为31mm 见方;而引脚中心距为0.5mm 的304 引脚 QFP 为 40mm 见方。而且 BGA 不用担心 QFP 那样的引脚变形问题。该封装是美国 Motorola 公司开发的,首先在便携式电话等设备中被采用,今后在美国有可能在个人计算机中普及。最初,BGA 的引脚(凸点)中心距为 1.5mm,引脚数为225。现在也有一些 LSI 厂家正在开发500 引脚的 BGA。 BGA 的问题是回流焊后的外观检查。 现在尚不清楚是否有效的外观检查方法。有的认为,由于焊接的中心距较大,连接可以看作是稳定的,只能通过功能检查来处理。美国 Motorola 公司把用模压树脂密封的封装称为 OMPAC,而把灌封方法密封的封装称为 GPAC(见 OMPAC 和 GPAC)。 2、BQFP 封装(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一,在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和 ASIC 等电路中采用此封装。引脚中心距0.635mm,引脚数从84 到196 左右(见 QFP)。

集成电路芯片封装技术复习题

¥ 一、填空题 1、将芯片及其他要素在框架或基板上布置,粘贴固定以及连接,引出接线端子并且通过可塑性绝缘介质灌封固定的过程为狭义封装 ;在次基础之上,将封装体与装配成完整的系统或者设备,这个过程称之为广义封装。 2、芯片封装所实现的功能有传递电能;传递电路信号;提供散热途径;结构保护与支持。 3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。 4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。 5、金属凸点制作工艺中,多金属分层为黏着层、扩散阻挡层、表层金保护层。 6、成型技术有多种,包括了转移成型技术、喷射成型技术、预成型技术、其中最主要的是转移成型技术。 ' 7、在焊接材料中,形成焊点完成电路电气连接的物质叫做焊料;用于去除焊盘表面氧化物,提高可焊性的物质叫做助焊剂;在SMT中常用的可印刷焊接材料叫做锡膏。 8、气密性封装主要包括了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。 9、薄膜工艺主要有溅射工艺、蒸发工艺、电镀工艺、

光刻工艺。 10、集成电路封装的层次分为四级分别为模块元件(Module)、电路卡工艺(Card)、主电路板(Board)、完整电子产品。 11、在芯片的减薄过程中,主要方法有磨削、研磨、干式抛光、化学机械平坦工艺、电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀等。 12、芯片的互连技术可以分为打线键合技术、载带自动键合技术、倒装芯片键合技术。 ^ 13、DBG切割方法进行芯片处理时,首先进行在硅片正面切割一定深度切口再进行背面磨削。 14、膜技术包括了薄膜技术和厚膜技术,制作较厚薄膜时常采用丝网印刷和浆料干燥烧结的方法。 15、芯片的表面组装过程中,焊料的涂覆方法有点涂、 丝网印刷、钢模板印刷三种。 16、涂封技术一般包括了顺形涂封和封胶涂封。 二、名词解释 1、芯片的引线键合技术(3种) ] 是将细金属线或金属带按顺序打在芯片与引脚架或封装基板的焊垫上而形成电路互连,包括超声波键合、热压键合、热超声波键合。 2、陶瓷封装

芯片封装形式

芯片封装形式 芯片封装形式主要以下几种:DIP,TSOP,PQFP,BGA,CLCC,LQFP,SMD,PGA,MCM,PLCC等。 DIP DIP封装(Dual In-line Package),也叫双列直插式封装技术,双入线封装,DRAM的一种元件封装形式。指采用双列直插形式封装的集成电路芯片,绝大多数中小规模集成电路均采用这种封装形式,其引脚数一般不超过100。DIP封装的CPU芯片有两排引脚,需要插入到具有DIP结构的芯片插座上。当然,也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心,以免损坏管脚。DIP封装结构形式有:多层陶瓷双列直插式DIP,单层陶瓷双列直插式DIP,引线框架式DIP(含玻璃陶瓷封接式,塑料包封结构式,陶瓷低熔玻璃封装式)等。 DIP封装具有以下特点: ?适合在PCB(印刷电路板)上穿孔焊接,操作方便。 ?芯片面积与封装面积之间的比值较大,故体积也较大。 ?最早的4004、8008、8086、8088等CPU都采用了DIP封装,通过其上的两排引脚 可插到主板上的插槽或焊接在主板上。 ?在内存颗粒直接插在主板上的时代,DIP 封装形式曾经十分流行。DIP还有一种派 生方式SDIP(Shrink DIP,紧缩双入线封装),它比DIP的针脚密度要高6六倍。 DIP还是拨码开关的简称,其电气特性为 ●电器寿命:每个开关在电压24VDC与电流25mA之下测试,可来回拨动2000次; ●开关不常切换的额定电流:100mA,耐压50VDC ; ●开关经常切换的额定电流:25mA,耐压24VDC ; ●接触阻抗:(a)初始值最大50mΩ;(b)测试后最大值100mΩ; ●绝缘阻抗:最小100mΩ,500VDC ; ●耐压强度:500VAC/1分钟; ●极际电容:最大5pF ; ●回路:单接点单选择:DS(S),DP(L) 。 TSOP 到了上个世纪80年代,内存第二代的封装技术TSOP出现,得到了业界广泛的认可,时至今日仍旧是内存封装的主流技术。TSOP是“Thin Small Outline Package”的缩写,意思是薄型小尺寸封装。TSOP内存是在芯片的周围做出引脚,采用SMT技术(表面安装技术)直接附着在PCB板的表面。TSOP封装外形尺寸时,寄生参数(电流大幅度变化时,引起输出电压扰动)减小,适合高频应用,操作比较方便,可靠性也比较高。同时TSOP封装具有成品率高,价格便宜等优点,因此得到了极为广泛的应用。 TSOP封装方式中,内存芯片是通过芯片引脚焊接在PCB板上的,焊点和PCB板的接触面积较小,使得芯片向PCB办传热就相对困难。而且TSOP封装方式的内存在超过150MHz 后,会产品较大的信号干扰和电磁干扰。 PQFP PQFP: (Plastic Quad Flat Package,塑料方块平面封装)一种芯片封装形式。 BGA BGA封装内存 BGA封装(Ball Grid Array Package)的I/O端子以圆形或柱状焊点按阵列形式分布在封装下面,BGA技术的优点是I/O引脚数虽然增加了,但引脚间距并没有减小反而增加了,从而提

集成电路芯片封装技术

集成电路芯片封装技术(书) 第1章 1、封装定义:(狭义)利用膜技术及细微加工技术,将芯片及其他要素在框架或基板上布置、 粘帖固定及连接,引出接线端子并通过可塑性绝缘介质灌封固定,构 成整体立体结构的工艺 (广义)将封装体与基板连接固定,装配成完整的系统或电子设备,并确保整个系统综合性能的工程 2、集成电路的工艺流程:芯片设计(上)芯片制造(中)封装测试(占50%)(下)(填空) 3、芯片封装实现的功能:传递电能传递电路信号提供散热途径结构保护与支持 4、封装工程的技术层次(论述题):P4图 晶圆Wafer -> 第零层次Die/Chip -> 第一层次Module -> 第二层次Card ->第三层次Board -> 第四层次Gate 第一层次该层次又称芯片层次的封装,是指把集成电路芯片与封装基板或引脚架之间的粘贴固定、电路连线与封装保护的工艺,使之成为易于取放输送,并可与下一层组装进行链接的模块 第二层次将数个第一层次完成的封装与其他电子元器件组成一个电路卡的工艺 第三层次将数个第二层次完成的封装组装成的电路卡组合成在一个主电路板上使之成为一个部件或子系统的工艺 第四层次将数个子系统组装成为一个完整电子产品的工艺过程 5、封装的分类与特点: 按照封装中组合集成电路芯片的数目——单芯片封装(SCP)多芯片封装(MCP) 按照密封材料——高分子材料封装陶瓷材料封装 按照器件与电路板互连方式——引脚插入型(PTH)表面贴装型(SMT) 6、DCA(名词解释):芯片直接粘贴,即舍弃有引脚架的第一层次封装,直接将IC芯片粘贴到基板上再进行电路互连 7、TSV硅通孔互连封装 HIC混合集成电路封装 DIP双列直插式引线封装

电子封装技术发展现状及趋势

电子封装技术发展现状及趋势 摘要 电子封装技术是系统封装技术的重要容,是系统封装技术的重要技术基础。它要求在最小影响电子芯片电气性能的同时对这些芯片提供保护、供电、冷却、并提供外部世界的电气与机械联系等。本文将从发展现状和未来发展趋势两个方面对当前电子封装技术加以阐述,使大家对封装技术的重要性及其意义有大致的了解。 引言 集成电路芯片一旦设计出来就包含了设计者所设计的一切功能,而不合适的封装会使其性能下降,除此之外,经过良好封装的集成电路芯片有许多好处,比如可对集成电路芯片加以保护、容易进行性能测试、容易传输、容易检修等。因此对各类集成电路芯片来说封装是必不可少的。现今集成电路晶圆的特征线宽进入微纳电子时代,芯片特征尺寸不断缩小,必然会促使集成电路的功能向着更高更强的方向发展,这就使得电子封装的设计和制造技术不断向前发展。近年来,封装技术已成为半导体行业关注的焦点之一,各种封装方法层出不穷,实现了更高层次的封装集成。本文正是要从封装角度来介绍当前电子技术发展现状及趋势。

正文 近年来,我国的封装产业在不断地发展。一方面,境外半导体制造商以及封装代工业纷纷将其封装产能转移至中国,拉动了封装产业规模的迅速扩大;另一方面,国芯片制造规模的不断扩大,也极推动封装产业的高速成长。但虽然如此,IC的产业规模与市场规模之比始终未超过20%,依旧是主要依靠进口来满足国需求。因此,只有掌握先进的技术,不断扩大产业规模,将国IC产业国际化、品牌化,才能使我国的IC产业逐渐走到世界前列。 新型封装材料与技术推动封装发展,其重点直接放在削减生产供应链的成本方面,创新性封装设计和制作技术的研发倍受关注,WLP 设计与TSV技术以及多芯片和芯片堆叠领域的新技术、关键技术产业化开发呈井喷式增长态势,推动高密度封测产业以前所未有的速度向着更长远的目标发展。 大体上说,电子封装表现出以下几种发展趋势:(1)电子封装将由有封装向少封装和无封装方向发展;(2)芯片直接贴装(DAC)技术,特别是其中的倒装焊(FCB)技术将成为电子封装的主流形式;(3)三维(3D)封装技术将成为实现电子整机系统功能的有效途径;(4)无源元件将逐步走向集成化;(5)系统级封装(SOP或SIP)将成为新世纪重点发展的微电子封装技术。一种典型的SOP——单级集成模块(SLIM)正被大力研发;(6)圆片级封装(WLP)技术将高速发展;(7)微电子机械系统(MEMS)和微光机电系统(MOEMS)正方兴未艾,它们都是微电子技术的拓展与延伸,是集成电子技术与

半导体集成电路封装技术试题汇总(李可为版)

半导体集成电路封装技术试题汇总 第一章集成电路芯片封装技术 1. (P1)封装概念:狭义:集成电路芯片封装是利用(膜技术)及(微细加工技术),将芯片及其他要素在框架或基板上布置、粘贴固定及连接,引出接线端子并通过可塑性绝缘介质灌封固定,构成整体结构的工艺。 广义:将封装体与基板连接固定,装配成完整的系统或电子设备,并确保整个系统综合性能的工程。 2.集成电路封装的目的:在于保护芯片不受或者少受外界环境的影响,并为之提供一个良好的工作条件,以使集成电路具有稳定、正常的功能。 3.芯片封装所实现的功能:①传递电能,②传递电路信号,③提供散热途径,④结构保护与支持。 4.在选择具体的封装形式时主要考虑四种主要设计参数:性能,尺寸,重量,可靠性和成本目标。 5.封装工程的技术的技术层次? 第一层次,又称为芯片层次的封装,是指把集成电路芯片与封装基板或引脚架之间的粘贴固定电路连线与封装保护的工艺,使之成为易于取放输送,并可与下一层次的组装进行连接的模块元件。第二层次,将数个第一层次完成的封装与其他电子元器件组成一个电子卡的工艺。第三层次,将数个第二层次完成的封装组成的电路卡组合成在一个主电路版上使之成为一个部件或子系统的工艺。第四层次,将数个子系统组装成为一个完整电子厂品的工艺过程。 6.封装的分类?

按照封装中组合集成电路芯片的数目,芯片封装可分为:单芯片封装与多芯片封装两大类,按照密封的材料区分,可分为高分子材料和陶瓷为主的种类,按照器件与电路板互连方式,封装可区分为引脚插入型和表面贴装型两大类。依据引脚分布形态区分,封装元器件有单边引脚,双边引脚,四边引脚,底部引脚四种。常见的单边引脚有单列式封装与交叉引脚式封装,双边引脚元器件有双列式封装小型化封装,四边引脚有四边扁平封装,底部引脚有金属罐式与点阵列式封装。 7.芯片封装所使用的材料有金属陶瓷玻璃高分子 8.集成电路的发展主要表现在以下几个方面? 1芯片尺寸变得越来越大2工作频率越来越高3发热量日趋增大4引脚越来越多 对封装的要求:1小型化2适应高发热3集成度提高,同时适应大芯片要求4高密度化5适应多引脚6适应高温环境7适应高可靠性 9.有关名词: SIP :单列式封装 SQP:小型化封装 MCP:金属鑵式封装 DIP:双列式封装 CSP:芯片尺寸封装 QFP:四边扁平封装 PGA:点阵式封装 BGA:球栅阵列式封装 LCCC:无引线陶瓷芯片载体 第二章封装工艺流程 1.封装工艺流程一般可以分为两个部分,用塑料封装之前的工艺步骤成为前段操作,在成型之后的工艺步骤成为后段操作

TSOP叠层芯片封装介绍

年来,叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术,简称3D封装,是指在不改变封装体尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。 叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来,手机、PDA、电脑、通讯、数码等消费产品的技术发展非常快,此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、MEMS等各种半导体器件,叠层芯片技术因此也得到了蓬勃发展。 3D封装技术的主要特点包括:多功能、高效能;大容量高密度,单位体积上的功能及应用成倍提升以及低成本。在NAND的封装形式上,虽然发展最快的是SIP,但是TSOP仍然是大容量NAND封装的一个主要解决方案。和SIP相比,TSOP更具有柔韧性,因为TSOP可以通过SMD制作成SD卡、MiniSD卡、CF卡或是集成到MP3/MP4、移动存储器等不同的终端产品中,而SIP一旦完成组装,它就是成品了,不能再根据市场需求来进行调整。和另一种同样可以通过SMD组装的PBGA封装形式相比,TSOP具有非常明显的成本优势。 TSOP叠层芯片封装技术 单芯片TSOP生产工艺流程比较简单,只需要经过一次贴片、一次烘烤、一次引线键合 就可以了,流程如图1:

我们可以根据封装名称来识别叠层芯片封装中有多少个芯片。比如,“TSOP2+1”就是指一个TSOP封装体内有两个活性芯片(ActiveDie)、一个空白芯片(Spacer),如果我们说“TSOP3+0”,那就是说一个TSOP封装体内有三个活性芯片、没有空白芯片,以此类推。 图2是最典型的TSOP2+1的封装形式剖面和俯视图,上下两层是真正起作用的芯片(ActiveDie),中间一层是为了要给底层芯片留出焊接空间而加入的空白芯片(Spacer)。 空白芯片(Spacer)由硅片制成,里面没有电路。 我们以最简单的二芯片叠层封装(TSOP2+X)为例查看其工艺流程: 方法一,仍然沿用单芯片封装的液态环氧树脂作为芯片粘合剂、多次重复单芯片的工艺, 其工艺流程如下:

TSOP叠层芯片封装的介绍

TSOP叠层芯片封装的介绍 第六图书馆 叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。叠层芯片封装技术 3D 快闪存储器 TSOP叠层芯片封装 环氧树脂薄膜半导体行业张德洪星科金朋上海有限公司LDP技术部2007第六图书馆 第六图书馆 https://www.360docs.net/doc/763161067.html,

TSOP叠层芯片封装的介绍 张德洪 星科金朋上海有限公司L D P技术部 摘要:叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SD RAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。随着NA ND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以T SOP封装得以重新焕发生机。 关键词:叠层芯片封装技术;3D;快闪存储器;TS OP叠层芯片封装;环氧树脂薄膜 前言 近年来,叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术,简称3D,是指在不改变封装体的尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来,手机、PD A、电脑、通讯、数码等消费产品的技术发展非常快,这些行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASI C、R F、M EM S等半导体器件,于是叠层芯片技术在近几年得到了蓬勃发展。 3D封装技术的有以下几个特点: 1多功能、高效能 2大容量高密度,单位体积上的功能及应用成倍提升 3这种新技术带来了新一轮的技术革新 低成本 近几年来在NAND封装领域发 展最快的是SIP。但是,T SO P仍然是 大容量NAND的一个主要的解决方 案。和SI P相比,TSO P更具有柔韧 性,因为T SOP可能通过SM D制作 成SD卡、M i ni SD卡、CF卡或是 集成到M P3/M P4、SDRAM中,Si P 一旦完成组装,它就是成品了、不 能再根据市场需求来进行调整。和 另一种同样可以通过S MD组装的 PBG A封装形式相比,TSOP具有非 常明显的成本优势。 TSO P单芯片封装工艺介绍 半导体封装工艺分为两段,分别 叫前道(Fr ont-of-l i ne,FO L)和后 道(End-of-l i ne,EO L),前道(FO L) 主要是将芯片和引线框架 (L eadf r am e)或基板(Subsr t at e)连 接起来,即完成封装体内部组装。后 道(EOL)主要是完成封装并且形成 指定的外形尺寸。单芯片TSO P生产 工艺流程如下: 一、前道生产工艺: 封装测试 2007/127 https://www.360docs.net/doc/763161067.html, 第六图书馆 半导体行业3

集成电路封装工艺

集成电路封装工艺 摘要 集成电路封装的目的,在于保护芯片不受或少受外界环境的影响,并为之提供一个发挥集成电路芯片功能的良好环境,以使之稳定,可靠,正常的完成电路功能.但是集成电路芯片封装只能限制而不能提高芯片的功能. 关键词: 电子封装封装类型封装技术器件失效 Integrated Circuit Packaging Process Abstract The purpose of IC package, is to protect the chip from the outside or less environmental impa ct, and provide a functional integrated circuit chip to play a good environment to make it stable an d reliable, the completion of the normal circuit functions. However, IC chip package and not only restricted to enhance the function of the chip. 引言 电子封装是一个富于挑战、引人入胜的领域。它是集成电路芯片生产完成后不可缺少的一道工序,是器件到系统的桥梁。封装这一生产环节对微电子产品的质量和竞争力都有极大的影响。按目前国际上流行的看法认为,在微电子器件的总体成本中,设计占了三分之一,芯片生产占了三分之一,而封装和测试也占了三分之一,真可谓三分天下有其一。封装研究在全球范围的发展是如此迅猛,而它所面临的挑战和机遇也是自电子产品问世以来所从未遇到过的;封装所涉及的问题之多之广,也是其它许多领域中少见的,它需要从材料到工艺、从无机到聚合物、从大型生产设备到计算力学等等许许多多似乎毫不关连的专家的协同努力,是一门综合性非常强的新型高科技学科。 1.电子封装 什么是电子封装(electronic packaging)? 封装最初的定义是:保护电路芯片免受周围环境的影响(包括物理、化学的影响)。所以,在最初的微电子封装中,是用金属罐(metal can) 作为外壳,用与外界完全隔离的、气密的方法,来保护脆弱的电子元件。但是,随着集成电路技术的发展,尤其是芯片钝化层技术的不断改进,封装的功能也在慢慢异化。通常认为,封装主要有四大功能,即功率分配、信号分配、散热及包装保护,它的作用是从集成电路器件到系统之间的连接,包括电学连接和物理连接。目前,集成电路芯片的I/O线越来越多,它们的电源供应和信号传送都是要通过封装来实现与系统的连接;芯片的速度越来越快,功率也越来越大,使得芯片的散热问题日趋严重;由于芯片钝化层质量的提高,封装用以保护电路功能的作用其重要性正在下降。 2.部分封装的介绍 金属封装是半导体器件封装的最原始的形式,它将分立器件或集成电路置于一个金属容器中,用镍作封盖并镀上金。金属圆形外壳采用由可伐合金材料冲制成的金属底座,借助封接玻璃,在氮气保护气氛下将可伐合金引线按照规定的布线方式熔装在金属底座上,经过引线端头的切平和磨光后,再镀镍、金等惰性金属给与保护。在底座中心进行芯片安装和在

集成电路芯片封装技术试卷

《微电子封装技术》试卷 一、填空题(每空2分,共40分) 1.狭义的集成电路芯片封装是指利用精细加工技术及,将芯片及其它要素在框架或基板上,经过布置、粘贴及固定等形成整体立体结构的工艺。 2.通常情况下,厚膜浆料的制备开始于粉末状的物质,为了确保厚膜浆料达到规定的要求,可用颗粒、固体粉末百分比含量、三个参数来表征厚膜浆料。 3.利用厚膜技术可以制作厚膜电阻,其工艺为将玻璃颗粒与颗粒相混合,然后在足够的温度/时间下进行烧结以使两者烧结在一起。 4.芯片封装常用的材料包括金属、陶瓷、玻璃、高分子等,其中封装能提供最好的封装气密性。 5.塑料封装的成型技术包括喷射成型技术、、预成型技术。 6.常见的电路板包括硬式印制电路板、、金属夹层电路板、射出成型电路板四种类型。 7. 在元器件与电路板完成焊接后,电路板表面会存在一些污染,包括非极性/非离子污染、、离子污染、不溶解/粒状污染4大类。 8. 陶瓷封装最常用的材料是氧化铝,用于陶瓷封装的无机浆料一般在其中添加玻璃粉,其目的是调整氧化铝的介电系数、,降低烧结温度。 9. 转移铸膜为塑料封装最常使用的密封工艺技术,在实施此工艺过程中最常发生的封装缺陷是现象。 10. 芯片完成封装后要进行检测,一般情况下要进行质量和两方面的检测。 11. BGA封装的最大优点是可最大限度地节约基板上的空间,BGA可分为四种类型:塑料球栅阵列、、陶瓷圆柱栅格阵列、载带球栅阵列。 12. 为了获得最佳的共晶贴装,通常在IC芯片背面镀上一层金的薄膜或在基板的芯片承载架上先植入。 13. 常见的芯片互连技术包括载带自动键合、、倒装芯片键合三种。 14. 用于制造薄膜的技术包括蒸发、溅射、电镀、。 15. 厚膜制造工艺包括丝网印刷、干燥、烧结,厚膜浆料的组分包括可挥发性组分和不挥发性组分,其中实施厚膜浆料干燥工艺的目的是去除浆料中的绝大部分。 16. 根据封装元器件的引脚分布形态,可将封装元器件分为单边引脚、双边引脚、与底部引脚四种。 17. 载带自动键合与倒装芯片键合共同的关键技术是芯片的制作工艺,这些工艺包括蒸发/溅射、电镀、置球、化学镀、激光法、移植法、叠层制作法等。 18. 厚膜浆料必须具备的两个特性,一是用于丝网印刷的浆料为具有非牛顿流变能力的粘性流体;二是由两种不同的多组分相组成,即和载体相。 19. 烧结为陶瓷基板成型的关键步骤,在烧结过程中,最常发生的现象为生胚片的现

叠层芯片封装技术与工艺探讨

叠层芯片封装技术与工艺探讨 一、引言 现代便携式电子产品对微电子封装提出了更高的要求,其对更轻、更薄、更小、高可靠性、低功耗的不断追求推动微电子封装朝着密度更高的三维封装方式发展,芯片叠层封装(stacked die package)是一种得到广泛应用的三维封装技术,叠层封装不但提高了封装密度,降低了封装成本,同时也减小了芯片之间的互连导线长度,从而提高了器件的运行速度,而且通过叠层封装还可以实现器件的多功能化,初级的3D芯片叠层封装就是把多个芯片在垂直方向上累叠起来,利用传统的引线封装结构,然后再进行封装。由于这种结构的特殊性,芯片和基板之间,芯片和芯片之间的互连是叠层封装的关键,现在普遍是以引线键合方式实现叠层封装的互连,其方式主要有2 种:一种是金字塔型的叠层封装,使用大小不同的芯片,上层的芯片的面积要小于下层,这样下层芯片表面就有足够的面积和空间可以用来进行引线键合;另一种是使用大小相同的芯片,通过在上下层芯片之间加入一层芯片(spacer)以便于下层芯片的引线键合,垫片是一块面积比上下层芯片小的普通硅片,使用这两种结构都可以制造出多层芯片的叠层封装。为避免对现有工艺进行大的改动,叠层封装一般通过减薄芯片的厚度来保证总的封装厚度不变,但是芯片厚度的减少会造成芯片刚度减少,易于变形,在热处理过程中芯片内应力集中点甚至会造成芯片的破坏,此外,由于塑封料厚度的减小,阻止水汽侵入芯片和塑封料界面的能力减弱,水汽的侵入会促使裂纹的产生和扩展。本文就LQFP系列3D封装在实际生产过程中所遇

到的问题及解决方案进行了详细的阐述。 二、超薄圆片减薄及划片 传统的MOS集成电路一般都是表面型器件,功耗小,无需考虑散热问题,所以对芯片厚度要求不高,芯片厚度主要由塑封体厚度而定,除了QFP、SOP 等扁平封装因受塑封体厚度限制,芯片厚度一般为300μm左右,其余芯片厚度一般为400μm左右,然而3D封装芯片厚度一般为200μm以下,这就必须考虑减薄后圆片的翘曲以及划片崩裂等问题。 2.1.薄圆片减薄后圆片翘曲成因及对策 2.1.1.翘曲原因 实践证明,减薄后,圆片翘曲主要是由机械切削造成的损伤层引起,这是因为,硅材料片是单晶硅片,硅原子按金刚石结构周期排列,而背面减薄就是通过机械切削的方式对圆片背面进行切削,切削必然会在圆片背面形成一定厚度的损伤层,损伤层的厚度与砂轮金刚砂直径成正比,背面损伤层的存在,破坏了圆片内部单晶硅的晶格排列,使圆片的内部存在较大的应力,当圆片很薄时,使圆片自身抗拒上述应力的能力就很弱,体现在外部,就是圆片翘曲,圆片翘曲与粗糙度、砂轮金刚砂直径及圆片直径成正比,另外,圆片厚度越大,圆片自身抗拒内部应力的能力越强。 2.1.2.3D封装减薄技术和传统封装减薄技术的差别 机械切削是常规的背面减薄技术,一般分为两阶段:即前段粗磨和后段细磨两部分,由于细磨后圆片比较光滑,并且细磨砂轮金刚砂直径一般在20μm以

多芯片封装技术及其应用-10页文档资料

多芯片封装技术及其应用 1 引言 数十年来,集成电路封装技术一直追随芯片的发展而进展,封装密度不断提高,从单芯片封装向多芯片封装拓展,市场化对接芯片与应用需求,兼容芯片的数量集成和功能集成,为封装领域提供出又一种不同的创新方法。 手机器件的典型划分方式包括数字基带处理器、模拟基带、存储器、射频和电源芯片。掉电数据不丢失的非易失性闪存以其电擦除、微功耗、大容量、小体积的优势,在手机存储器中获得广泛应用。每种手机都强调拥有不同于其他型号的功能,这就使它需要某种特定的存储器。日趋流行的多功能高端手机需要更大容量、更多类型高速存储器子系统的支撑。封装集成有静态随机存取存储器(SRAM)和闪存的MCP,就是为适应2.5G、3G高端手机存储器的低功耗、高密度容量应用要求而率先发展起来的,也是闪存实现各种创新的积木块。国际市场上,手机存储器MCP 的出货量增加一倍多,厂商的收益几乎增长三倍,一些大供应商在无线存储市场出货的90%是MCP,封装技术与芯片工艺整合并进。 2 MCP内涵概念 在今年的电子类专业科技文献中,MCP被经常提及,关于MCP技术的内涵概念不断丰富,表述出其主要特征,当前给定的MCP的概念为:MCP 是在一个塑料封装外壳内,垂直堆叠大小不同的各类存储器或非存储器芯片,是一种一级单封装的混合技术,用此方法节约小巧印刷电路板PCB

空间。MCP所用芯片的复杂性相对较低,无需高气密性和经受严格的机械冲击试验要求,当在有限的PCB面积内采用高密度封装时,MCP成为首选,经过近年来的技术变迁,达到更高的封装密度。目前,MCP一般内置3~9层垂直堆叠的存储器,一块MCP器件可以包括用于手机存储器的与非NOR,或非NAND结构的闪存以及其他结构的SRAM芯片层,如果没有高效率空间比的MCP,在高端手机中实现多功能化几乎是不可能的。MCP不断使新的封装设计能够成功运用于使实际生产中。各芯片通过堆叠封装集成在一起,可实现较高的性能密度、更好的集成度、更低的功耗、更大的灵活性、更小的成本,目前以手机存储器芯片封装的批量生产为主,开发在数码相机和PDA以及某些笔记本电脑产品中的应用。 在封装了多种不同的、用于不同目的芯片的MCP基础上,一种更高封装密度的系统封装SiP成为MCP的下一个目标。反过来讲,SiP实际上就是一系统级的MCP,封装效率极大提高。SiP将微处理器或数字信号处理器与各种存储器堆叠封装,可作为微系统独立运行。将整个系统做在一个封装中的能力为行业确立了一个新标准:"2M/2m"。设计者需要把最好性能和最大容量存储器以最低功耗与最小封装一体化,用于手机中。换句话说:将两大写的M(MIPS和MB)最大化,把两个小写的m(mW和mm)最小化。无线存储器向单一封装发展,任何可以提高器件性能、降低封装成本的新技术都是双赢,现在市场潮流MCP产品是将来自不同厂家的多种存储芯片封装在一起,技术上优势互补,封装产品具有很高的空间利用率,且有利于提高整机的微型化和可靠性,改善电气性能。

芯片封装种类

1、BGA(ball grid array) 球形触点陈列,表面贴装型封装之一。在印刷基板的背面按陈列方式制作出球形凸点用以代替引脚,在印刷基板的正面装配LSI 芯片,然后用模压树脂或灌封方法进行密封。也称为凸点陈列载体(PAC)。引脚可超过200,是多引脚LSI 用的一种封装。封装本体也可做得比QFP(四侧引脚扁平封装)小。例如,引脚中心距为1.5mm 的360 引脚BGA 仅为 31mm 见方;而引脚中心距为0.5mm 的304 引脚QFP 为40mm 见方。而且BGA 不用担心QFP 那样的引脚变形问题。该封装是美国Motorola 公司开发的,首先在便携式电话等设备中被采用,今后在美国有可能在个人计算机中普及。最初,BGA 的引脚(凸点)中心距为1.5mm,引脚数为225。现在也有一些LSI 厂家正在开发500 引脚的BGA。BGA 的问题是回流焊后的外观检查。现在尚不清楚是否有效的外观检查方法。有的认为,由于焊接的中心距较大,连接可以看作是稳定的,只能通过功能检查来处理。美国Motorola 公司把用模压树脂密封的封装称为OMPAC,而把灌封方法密封的封装称为GPAC(见OMPAC 和GPAC)。 2、BQFP(quad flat package with bumper) 带缓冲垫的四侧引脚扁平封装。QFP 封装之一,在封装本体的四个角设置突起(缓冲垫) 以防止在运送过程中引脚发生弯曲变形。美国半导体厂家主要在微处理器和ASIC 等电路中采用此封装。引脚中心距0.635mm,引脚数从84 到196 左右(见QFP)。 3、碰焊PGA(butt joint pin grid array) 表面贴装型PGA 的别称(见表面贴装型PGA)。 4、C-(ceramic) 表示陶瓷封装的记号。例如,CDIP 表示的是陶瓷DIP。是在实际中经常使用的记号。 5、Cerdip 用玻璃密封的陶瓷双列直插式封装,用于ECL RAM,DSP(数字信号处理器)等电路。带有玻璃窗口的Cerdip 用于紫外线擦除型EPROM 以及内部带有EPROM 的微机电路等。引脚中心距2.54mm,引脚数从8 到42。在日本,此封装表示为DIP-G(G 即玻璃密封的意思)。 6、Cerquad 表面贴装型封装之一,即用下密封的陶瓷QFP,用于封装DSP 等的逻辑LSI 电路。带有窗口的Cerquad 用于封装EPROM 电路。散热性比塑料QFP 好,在自然空冷条件下可容许1. 5~2W 的功率。但封装成本比塑料QFP 高3~5 倍。引脚中心距有1.27mm、0.8mm、0.65mm、0.5mm、0.4mm 等多种规格。引脚数从32 到368。 7、CLCC(ceramic leaded chip carrier) 带引脚的陶瓷芯片载体,表面贴装型封装之一,引脚从封装的四个侧面引出,呈丁字形。带有窗口的用于封装紫外线擦除型EPROM 以及带有EPROM 的微机电路等。此封装也称为QFJ、QFJ-G(见QFJ)。 8、COB(chip on board) 板上芯片封装,是裸芯片贴装技术之一,半导体芯片交接贴装在印刷线路板上,芯片与基板的电气连接用引线缝合方法实现,芯片与基板的电气连接用引线缝合方法实现,并用树脂覆盖以确保可靠性。虽然COB 是最简单的裸芯片贴装技术,但它的封装密度远不如TAB 和倒片焊技术。 9、DFP(dual flat package) 双侧引脚扁平封装。是SOP 的别称(见SOP)。以前曾有此称法,现在已基本上不用。10、DIC(dual in-line ceramic package) 陶瓷DIP(含玻璃密封)的别称(见DIP). 11、DIL(dual in-line)

先进封装技术发展趋势

先进封装技术发展趋势 2009-09-27 | 编辑: | 【大中小】【打印】【关闭】 作者:Mahadevan Iyer, Texas Instruments, Dallas 随着电子产品在个人、医疗、家庭、汽车、环境和安防系统等领域得到应用,同时在日常生活中更加普及,对新型封装技术和封装材料的需求变得愈加迫切。 电子产品继续在个人、医疗、家庭、汽车、环境和安防系统等领域得到新的应用。为获得推动产业向前发展的创新型封装解决方案(图1),在封装协同设计、低成本材料和高可靠性互连技术方面的进步至关重要。 图1. 封装技术的发展趋势也折射出应用和终端设备的变化。 在众多必需解决的封装挑战中,需要强大的协同设计工具的持续进步,这样可以缩短开发周期并增强性能和可靠性。节距的不断缩短,在单芯片和多芯片组件中三维封装互连的使用,以及将集成电路与传感器、能量收集和生物医学器件集成的需求,要求封装材料具有低成本并

易于加工。为支持晶圆级凸点加工,并可使用节距低于60μm凸点的低成本晶圆级芯片尺寸封装(WCSP),还需要突破一些技术挑战。最后,面对汽车、便携式手持设备、消费和医疗电子等领域中快速发展的MEMS器件带来的特殊封装挑战,我们也要有所准备。 封装设计和建模 建模设计工具已经在电子系统开发中得到长期的使用,这包括用于预测基本性能,以保证性能的电学和热学模型。借助热机械建模,可以验证是否满足制造可行性和可靠性的要求。分析的目标是获得第一次试制时就达到预期性能的设计。随着电子系统复杂性的增加以及设计周期的缩短,更多的注意力聚焦于如何将建模分析转换到设计工程开始时使用的协同设计工具之中,优化芯片的版图和架构并进行必要的拆分,以最低成本的付出获得最高的性能。 为实现全面的协同设计,需要突破现今商业化建模工具中存在的一些限制。目前的工具从CAD数据库获得输入,通常需要进行繁杂的操作来构建用于物理特性计算的网格。不同的工具使用不同IP的特定方法来划分网格,因而对于每种工具需要独立进行网格的重新划分。重复的网格划分会浪费宝贵的设计时间,也会增加建模成本。网格重新划分也限制了在这三种约束下进行多个参数折中分析的可行性。

《集成电路芯片封装技术》考试题

得分评分人《集成电路封装与测试技术》考试试卷 一、填空题(每空格1分共18分) 1、封装工艺属于集成电路制造工艺的工序。 2、按照器件与电路板互连方式,封装可分为引脚插入型(PTH)和两大类。 3、芯片封装所使用的材料有许多,其中金属主要为材料。 4、技术的出现解决了芯片小而封装大的矛盾。 5、在芯片贴装工艺中要求:己切割下来的芯片要贴装到引脚架的中间焊盘上,焊盘的尺寸要与芯片大小要。 6、在倒装焊接后的芯片下填充,由于毛细管虹吸作用,填料被吸入,并向芯片-基板的中心流动。一个12,7mm见方的芯片,分钟可完全充满缝隙,用料大约0,031mL。 7、用溶剂来去飞边毛刺通常只适用于的毛刺。 8、如果厚膜浆料的有效物质是一种绝缘材料,则烧结后的膜是一种介电体,通常可用于制作。 9、能级之间电位差越大,噪声越。 10、薄膜电路的顶层材料一般是。 11、薄膜混合电路中优选作为导体材料。 12、薄膜工艺比厚膜工艺成本。 13、导电胶是与高分子聚合物(环氧树脂)的混合物。 14、绿色和平组织的使命是:。 15、当锡铅合金中铅含量达到某一值时,铅含量的增加或锡含量的增加均会使焊料合金熔点。 16、印制电路板为当今电子封装最普遍使用的组装基板,它通常被归类于层次的电子封装技术 17、印制电路板通常以而制成。 18、IC芯片完成与印制电路板的模块封装后,除了焊接点、指状结合点、开关等位置外,为了使成品表面不会受到外来环境因素,通常要在表面进行处理。 二、选择题(每题2分共22分) 1、TAB技术中使用()线而不使用线,从而改善器件的热耗散性能。 A、铝 B、铜 C、金 D、银 2、陶瓷封装基板的主要成分有() A、金属 B、陶瓷 C、玻璃 D、高分子塑料 3、“塑料封装与陶瓷封装技术均可以制成双边排列(DIP)封装,前者适合于高可 靠性的元器件制作,后者适合于低成本元器件大量生产”,这句话说法是()。 A、正确 B、错误 4、在芯片切割工序中,()方法不仅能去除硅片背面研磨损伤,而且能 除去芯片引起的微裂和凹槽,大大增强了芯片的抗碎裂能力。 A、DBT法 B、DBG法 5、玻璃胶粘贴法比导电胶的贴贴法的粘贴温度要()。 A、低 B、高 6、打线键合适用引脚数为() A、3-257 B、12-600 C、6-16000 7、最为常用的封装方式是() A、塑料封装 B、金属封装 C、陶瓷封装 8、插孔式PTH(plated through-hole 镀金属通孔)封装型元器件通常采用 ()方法进行装配。 A、波峰焊 B、回流焊 9、相同成分和电压应力下,长电阻较之短电阻电位漂移要() A、小 B、大 10、金属的电阻噪比半导体材料电子噪声()。 A、高 B、低 11、()技术适合于高密度和高频率环境 A、厚膜技术 B、薄膜技术

LED封装工艺流程(精)

阐述LED 产品封装工艺流程 03、点胶 在LED 支架的相应位置点上银胶或绝缘胶。(对于GaAs 、SiC 导电衬底,具有背面电极的红光、黄光、黄绿芯片,采用银胶。对于蓝宝石绝缘衬底的蓝光、绿光LED 芯片,采用绝缘胶来固定芯片。) 06、自动装架 自动装架其实是结合了沾胶(点胶)和安装芯片两大步骤,先在LED 支架上点上银胶(绝缘胶),然后用真空吸嘴将LED 芯片吸起移动位置,再安置在相应的支架位置上。 自动装架在工艺上主要要熟悉设备操作编程,同时对设备的沾胶及安装精度进行调整。在吸嘴的选用上尽量选用胶木吸嘴,防止对LED 芯片表面的损伤,特别是兰、绿色芯片必须用胶木的。因为钢嘴会划伤芯片表面的电流扩散层。 07、烧结 烧结的目的是使银胶固化,烧结要求对温度进行监控,防止批次性不良。银胶烧结的温度一般控制在150℃,烧结时间2小时。根据实际情况可以调整到170℃,1小时。 绝缘胶一般150℃,1小时。 银胶烧结烘箱的必须按工艺要求隔2小时(或1小时)打开更换烧结的产品,中间不得随意打开。烧结烘箱不得再其它用途,防止污染。 08、压焊 压焊的目的将电极引到LED 芯片上,完成产品内外引线的连接工作。 LED 的压焊工艺有金丝球焊和铝丝压焊两种。右图是铝丝压焊的过程,先在LED 芯片电

极上压上第一点,再将铝丝拉到相应的支架上方,压上第二点后扯断铝丝。金丝球焊过程则在压第一点前先烧个球,其余过程类似。 压焊是LED 封装技术中的关键环节,工艺上主要需要监控的是压焊金丝(铝丝)拱丝形状,焊点形状,拉力。 对压焊工艺的深入研究涉及到多方面的问题,如金(铝)丝材料、超声功率、压焊压力、劈刀(钢嘴)选用、劈刀(钢嘴)运动轨迹等等。(下图是同等条件下,两种不同的劈刀压出的焊点微观照片,两者在微观结构上存在差别,从而影响着产品质量。)我们在这里不再累述。 09、点胶封装 LED 的封装主要有点胶、灌封、模压三种。基本上工艺控制的难点是气泡、多缺料、黑点。设计上主要是对材料的选型,选用结合良好的环氧和支架。(一般的LED 无法通过气密性试验)如右图所示的TOP-LED 和Side-LED 适用点胶封装。手动点胶封装对操作水平要求很高(特别是白光LED ),主要难点是对点胶量的控制,因为环氧在使用过程中会变稠。白光LED 的点胶还存在荧光粉沉淀导致出光色差的问题。 10、灌胶封装 Lamp-LED 的封装采用灌封的形式。灌封的过程是先在LED 成型模腔内注入液态环氧,然后插入压焊好的LED 支架,放入烘箱让环氧固化后,将LED 从模腔中脱出即成型。 11、模压封装 将压焊好的LED 支架放入模具中,将上下两副模具用液压机合模并抽真空,将固态环氧放入注胶道的入口加热用液压顶杆压入模具胶道中,环氧顺着胶道进入各个LED 成型槽中并固化。 12、固化与后固化

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