埋置型叠层微系统封装技术

芯片封装的主要步骤

芯片封装的主要步骤板上芯片（Chip On Board, COB)工艺过程首先是在基底表面用导热环氧树脂(一般用掺银颗粒的环氧树脂)覆盖硅片安放点，然后将硅片直接安放在基底表面，热处理至硅片牢固地固定在基底为止，随后再用丝焊的方法在硅片和基底之间直接建立电气连接。裸芯片技术主要有两种形式：一种是COB技术，另一种是倒装片技术（Flip Chip）。板上芯片封装（COB），半导体芯片交接贴装在印刷线路板上，芯片与基板的电气连接用引线缝合方法实现，芯片与基板的电气连接用引线缝合方法实现，并用树脂覆盖以确保可靠性。虽然COB是最简单的裸芯片贴装技术，但它的封装密度远不如TAB和倒片焊技术。 COB主要的焊接方法：（1）热压焊利用加热和加压力使金属丝与焊区压焊在一起。其原理是通过加热和加压力，使焊区（如AI）发生塑性形变同时破坏压焊界面上的氧化层，从而使原子间产生吸引力达到“键合”的目的，此外，两金属界面不平整加热加压时可使上下的金属相互镶嵌。此技术一般用为玻璃板上芯片COG。（2）超声焊超声焊是利用超声波发生器产生的能量，通过换能器在超高频的磁场感应下，迅速伸缩产生弹性振动，使劈刀相应振动，同时在劈刀上施加一定的压力，于是劈刀在这两种力的共同作用下，带动AI丝在被焊区的金属化层如（AI膜）表面迅速摩擦，使AI丝和AI膜表面产生塑性变形，这种形变也破坏了AI层界面的氧化层，使两个纯净的金属表面紧密接触达到原子间的结合，从而形成焊接。主要焊接材料为铝线焊头，一般为楔形。（3）金丝焊球焊在引线键合中是最具代表性的焊接技术，因为现在的半导体封装二、三极管封装都采用AU线球焊。而且它操作方便、灵活、焊点牢固（直径为25UM的AU丝的焊接强度一般为0.07～0.09N/点），又无方向性，焊接速度可高达15点/秒以上。金丝焊也叫热（压）（超）声焊主要键合材料为金（AU）线焊头为球形故为球焊。 COB封装流程第一步：扩晶。采用扩张机将厂商提供的整张LED晶片薄膜均匀扩张，使附着在薄膜表面紧密排列的LED晶粒拉开，便于刺晶。第二步：背胶。将扩好晶的扩晶环放在已刮好银浆层的背胶机面上，背上银浆。点银浆。

封装体叠层(PoP,PackageonPackage)技术

封装体叠层（PoP，Package-on-Package）技术在逻辑电路和存储器集成领域，封装体叠层（PoP）已经成为业界的首选，主要用于制造高端便携式设备和智能手机使用的先进移动通讯平台。移动便携市场在经历2009年的衰退之后，已经显示反弹迹象，进入平稳增长阶段，相比而言，智能手机的增长比其它手机市场更快，占据的市场份额正不断增加。与此同时，PoP技术也在移动互联网设备、便携式媒体播放器等领域找到了应用。这些应用带来了对PoP技术的巨大需求，而PoP也支持了便携式设备对复杂性和功能性的需求，成为该领域的发动机。像应用处理器或基带/应用存储器组合这样的核心部件，其主要的生产企业都已经或计划使用PoP解决方案（图1）。图1. 尽管业界逐渐转向使用倒装芯片技术，但引线键合依然具有成本优势，并在PoP技术中得以继续使用。PoP技术演化对于底层PoP封装来说，引线键合正迅速被倒转焊技术所取代。对更小封装尺寸的要求，推动着焊球节距的不断缩小，目前在底层PoP中，0.4 mm的焊球节距已经非常普遍。与此同时，顶层封装的DRAM芯片，以及包含闪存的DRAM芯片，都有更高速度和带宽的要求，这对应着顶层封装需要具有数目更多的焊球。因为同时要求更大焊球数目和更小封装尺寸，因而降低顶层封装的焊球节距非常必要。在过去0.65 mm的节距就足够了，而现在需要使用0.5 mm的节距，而0.4 mm的节距也即将上马被采用。封装间焊球节距的缩小带来很多问题。首先，更小的焊球节距要求更小的焊球尺寸，而且顶层封装与底层封装的间隙高度在回流之后也会更小。当然，这影响底层封装之上允许的器件最大高度。

目前，在这一方面所作的努力大部分都是向倒装芯片和更密封装间互连转变，以满足对更小封装尺寸和叠层高度的要求（图2）。图2. 随着PoP技术的演变，封装体的尺寸、高度和焊球节距的发展趋势。退一步来说，尽管包含逻辑处理器的底层封装体正明显地从引线键合向倒装芯片技术转变，但引线键合技术并未就此退出历史舞台，依然还是顶层存储器件封装的标准互连方法。而且，引线键合技术依然具有成本优势，特别是在使用铜线的情况下。底层封装在集成叠层器件时还需要使用这一技术，此外，引线键合对于一些底层封装来说依然还是一个必需的要素。引线键合连接的底层封装使用顶部中央模塑开口（TCMG）的模塑技术完成包封，以保证底层封装体边缘没有环氧模塑混合物（EMC），从而顶面边缘的焊盘得以暴露用于实现与顶层封装体的互连。模塑封帽的厚度必须可以覆盖整个片芯以及片芯表面的连线。如果顶层封装的焊球节距从0.65 mm缩小到0.5 mm，在所要求的0.22 mm的模塑封帽高度限制下，实现引线键合器件的塑封将会很具挑战性。芯片边缘处引线键合所要求的键合壳层或区域，同样也会成为限制封装尺寸降低的障碍。尽管像叠层芯片或面向中端移动市场的应用，可能会继续使用引线键合TCMG型底层封装，但大部分的未来应用将会转向使用倒装芯片技术以进一步缩小封装尺寸、降低顶层封装焊球节距，并提高封装的密度和性能。采用倒装芯片的底层封装在底层封装中使用倒装芯片技术，对应的开发及引入方式可以分为两类，分别是裸片型和模塑型。裸片型倒装芯片底层封装在本质上类似于薄而小的倒装芯片BGA。目前最“称意”的PoP尺寸不要超过14 × 14 mm，最好是12 × 12 mm，而且封装间焊球节距为0.5 mm。裸片型封装已得到充分开发，并用于大批量生产。为了实现这种应用，倒装芯片器件的组装高度必须大约为0.18 mm。这可以通过将倒装芯片器件厚度减薄到0.10 mm来实现，这在目前的加工能力下没有任何问题的。一个主要的问题是如何在回流过程中控制封装体翘曲变形的程度。在表面贴装（SMT）过程中，首先将底层封装放置在PCB板丝网印刷的焊膏之上，

集成电路芯片封装技术复习题

￥一、填空题 1、将芯片及其他要素在框架或基板上布置，粘贴固定以及连接，引出接线端子并且通过可塑性绝缘介质灌封固定的过程为狭义封装 ;在次基础之上，将封装体与装配成完整的系统或者设备，这个过程称之为广义封装。 2、芯片封装所实现的功能有传递电能；传递电路信号；提供散热途径；结构保护与支持。 3、芯片封装工艺的流程为硅片减薄与切割、芯片贴装、芯片互连、成型技术、去飞边毛刺、切筋成形、上焊锡、打码。 4、芯片贴装的主要方法有共晶粘贴法、焊接粘贴法、导电胶粘贴发、玻璃胶粘贴法。 5、金属凸点制作工艺中，多金属分层为黏着层、扩散阻挡层、表层金保护层。 6、成型技术有多种，包括了转移成型技术、喷射成型技术、预成型技术、其中最主要的是转移成型技术。 ' 7、在焊接材料中，形成焊点完成电路电气连接的物质叫做焊料；用于去除焊盘表面氧化物，提高可焊性的物质叫做助焊剂；在SMT中常用的可印刷焊接材料叫做锡膏。 8、气密性封装主要包括了金属气密性封装、陶瓷气密性封装、玻璃气密性封装。 9、薄膜工艺主要有溅射工艺、蒸发工艺、电镀工艺、

光刻工艺。 10、集成电路封装的层次分为四级分别为模块元件（Module）、电路卡工艺（Card）、主电路板（Board）、完整电子产品。 11、在芯片的减薄过程中，主要方法有磨削、研磨、干式抛光、化学机械平坦工艺、电化学腐蚀、湿法腐蚀、等离子增强化学腐蚀等。 12、芯片的互连技术可以分为打线键合技术、载带自动键合技术、倒装芯片键合技术。 ^ 13、DBG切割方法进行芯片处理时，首先进行在硅片正面切割一定深度切口再进行背面磨削。 14、膜技术包括了薄膜技术和厚膜技术，制作较厚薄膜时常采用丝网印刷和浆料干燥烧结的方法。 15、芯片的表面组装过程中，焊料的涂覆方法有点涂、丝网印刷、钢模板印刷三种。 16、涂封技术一般包括了顺形涂封和封胶涂封。二、名词解释 1、芯片的引线键合技术(3种) ] 是将细金属线或金属带按顺序打在芯片与引脚架或封装基板的焊垫上而形成电路互连，包括超声波键合、热压键合、热超声波键合。 2、陶瓷封装

新一代层叠封装(PoP)的发展趋势

2015-02-06安靠上海 amkorsh安靠科技是全球第二大半导体封装测试供应商，安靠中国即安靠封装测试（上海）有限公司位于外高桥自贸区，是中国领先的半导体封测企业之一。安靠中国公众账号将为大家定期提供业内新闻与概况，重要新闻与知识，励志短文，及大家和员工可能需要的其他信息。林伟(安靠封装测试, 美国）摘要: 便携式移动设备是当今半导体集成电路行业的主要发展动力。其对封装的挑战，除电性能的提高外，还强调了小型化和薄型化。层叠封装(PoP)新的趋势，包括芯片尺寸增大，倒装技术应用，超薄化，等，进一步增加了控制封装翘曲的难度。超薄封装的翘曲大小及方向与芯片尺寸，基板和塑封层厚度，以及材料特性密切相关。传统的通用封装方案已不再适用，需要根据芯片设计及应用，对封装设计，材料等因素加以优化，才能满足翘曲控制要求。另外，基板变薄后，来自不同供应商的基板可能出现不同的封装翘曲反应，需要加强对基板设计公差及供应链的管控。关键词: 层叠封装;穿塑孔; 裸芯片穿塑孔; 翘曲; 热膨胀系数 1 简介当今半导体集成电路（IC）的新增长点，已从传统的机算机及通讯产业转向便携式移动设备如智能手机，平板电脑及新一代可穿戴设备。集成电路封装技术也随之出现了新的趋势，

以应对移动设备产品的特殊要求，如增加功能灵活性，提高电性能，薄化体积，降低成本和快速面世，等。层叠封装（PoP, Package-on-Package, 见图1）就是针对移动设备的IC封装而发展起来的可用于系统集成的非常受欢迎的三维叠加技术之一。PoP由上下两层封装叠加而成，底层封装与上层封装之间以及底层封装与母板（Motherboard）之间通过焊球阵列实现互连。通常，系统公司分别购买底层封装元件和上层封装元件，并在系统板组装过程中将它们焊接在一起。层叠封装的底层封装一般是基带元件，或应用处理器等，而上层封装可以是存储器等。同传统的三维芯片叠加技术相比，PoP结构尺寸虽稍大，但系统公司可以拥有更多元件供应商，并且由于PoP底层和上层的元件都已经过封装测试，良率有保障，因此PoP的系统集成既有供应链上的灵活性，也有成本控制的优势。事实证明，PoP为系统集成提供了低成本的解决方案。为了进一步利用PoP技术的优势，系统公司可以同芯片供应商与封装公司合作，对PoP 底层或上层元件进一步集成，以满足其产品需要。如，基带芯片和应用处理器芯片可以集成在PoP的底层封装里，等等。随着集成度及电性能要求的进一步提高，以及超薄化的需求，PoP封装技术也不断发展创新，开始进入新的一代。本文将介绍分析这一领域的最新发展趋势。

芯片封装形式

芯片封装形式芯片封装形式主要以下几种：DIP，TSOP，PQFP，BGA，CLCC，LQFP，SMD，PGA，MCM，PLCC等。 DIP DIP封装（Dual In-line Package），也叫双列直插式封装技术，双入线封装，DRAM的一种元件封装形式。指采用双列直插形式封装的集成电路芯片，绝大多数中小规模集成电路均采用这种封装形式，其引脚数一般不超过100。DIP封装的CPU芯片有两排引脚，需要插入到具有DIP结构的芯片插座上。当然，也可以直接插在有相同焊孔数和几何排列的电路板上进行焊接。DIP封装的芯片在从芯片插座上插拔时应特别小心，以免损坏管脚。DIP封装结构形式有：多层陶瓷双列直插式DIP，单层陶瓷双列直插式DIP，引线框架式DIP（含玻璃陶瓷封接式，塑料包封结构式，陶瓷低熔玻璃封装式）等。 DIP封装具有以下特点： ?适合在PCB(印刷电路板)上穿孔焊接，操作方便。 ?芯片面积与封装面积之间的比值较大，故体积也较大。 ?最早的4004、8008、8086、8088等CPU都采用了DIP封装，通过其上的两排引脚可插到主板上的插槽或焊接在主板上。 ?在内存颗粒直接插在主板上的时代，DIP 封装形式曾经十分流行。DIP还有一种派生方式SDIP（Shrink DIP,紧缩双入线封装），它比DIP的针脚密度要高6六倍。 DIP还是拨码开关的简称，其电气特性为 ●电器寿命:每个开关在电压24VDC与电流25mA之下测试,可来回拨动2000次； ●开关不常切换的额定电流:100mA,耐压50VDC ； ●开关经常切换的额定电流:25mA,耐压24VDC ； ●接触阻抗:(a)初始值最大50mΩ；(b)测试后最大值100mΩ； ●绝缘阻抗:最小100mΩ,500VDC ； ●耐压强度:500VAC/1分钟； ●极际电容:最大5pF ； ●回路:单接点单选择:DS(S),DP(L) 。 TSOP 到了上个世纪80年代，内存第二代的封装技术TSOP出现，得到了业界广泛的认可，时至今日仍旧是内存封装的主流技术。TSOP是“Thin Small Outline Package”的缩写，意思是薄型小尺寸封装。TSOP内存是在芯片的周围做出引脚，采用SMT技术（表面安装技术）直接附着在PCB板的表面。TSOP封装外形尺寸时，寄生参数(电流大幅度变化时，引起输出电压扰动)减小，适合高频应用，操作比较方便，可靠性也比较高。同时TSOP封装具有成品率高，价格便宜等优点，因此得到了极为广泛的应用。 TSOP封装方式中，内存芯片是通过芯片引脚焊接在PCB板上的，焊点和PCB板的接触面积较小，使得芯片向PCB办传热就相对困难。而且TSOP封装方式的内存在超过150MHz 后，会产品较大的信号干扰和电磁干扰。 PQFP PQFP： (Plastic Quad Flat Package，塑料方块平面封装)一种芯片封装形式。 BGA BGA封装内存 BGA封装(Ball Grid Array Package)的I/O端子以圆形或柱状焊点按阵列形式分布在封装下面，BGA技术的优点是I/O引脚数虽然增加了，但引脚间距并没有减小反而增加了，从而提

TSOP叠层芯片封装介绍

年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称3D封装，是指在不改变封装体尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上芯片的封装技术，它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来，手机、PDA、电脑、通讯、数码等消费产品的技术发展非常快，此行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASIC、RF、MEMS等各种半导体器件，叠层芯片技术因此也得到了蓬勃发展。 3D封装技术的主要特点包括：多功能、高效能；大容量高密度，单位体积上的功能及应用成倍提升以及低成本。在NAND的封装形式上，虽然发展最快的是SIP，但是TSOP仍然是大容量NAND封装的一个主要解决方案。和SIP相比，TSOP更具有柔韧性，因为TSOP可以通过SMD制作成SD卡、MiniSD卡、CF卡或是集成到MP3/MP4、移动存储器等不同的终端产品中，而SIP一旦完成组装，它就是成品了，不能再根据市场需求来进行调整。和另一种同样可以通过SMD组装的PBGA封装形式相比，TSOP具有非常明显的成本优势。 TSOP叠层芯片封装技术单芯片TSOP生产工艺流程比较简单，只需要经过一次贴片、一次烘烤、一次引线键合就可以了，流程如图1：

我们可以根据封装名称来识别叠层芯片封装中有多少个芯片。比如，“TSOP2+1”就是指一个TSOP封装体内有两个活性芯片(ActiveDie)、一个空白芯片(Spacer)，如果我们说“TSOP3+0”，那就是说一个TSOP封装体内有三个活性芯片、没有空白芯片，以此类推。图2是最典型的TSOP2+1的封装形式剖面和俯视图，上下两层是真正起作用的芯片（ActiveDie），中间一层是为了要给底层芯片留出焊接空间而加入的空白芯片（Spacer）。空白芯片(Spacer)由硅片制成，里面没有电路。我们以最简单的二芯片叠层封装（TSOP2+X）为例查看其工艺流程：方法一，仍然沿用单芯片封装的液态环氧树脂作为芯片粘合剂、多次重复单芯片的工艺，其工艺流程如下：

电子封装技术发展现状及趋势

电子封装技术发展现状及趋势摘要电子封装技术是系统封装技术的重要容，是系统封装技术的重要技术基础。它要求在最小影响电子芯片电气性能的同时对这些芯片提供保护、供电、冷却、并提供外部世界的电气与机械联系等。本文将从发展现状和未来发展趋势两个方面对当前电子封装技术加以阐述，使大家对封装技术的重要性及其意义有大致的了解。引言集成电路芯片一旦设计出来就包含了设计者所设计的一切功能，而不合适的封装会使其性能下降，除此之外，经过良好封装的集成电路芯片有许多好处，比如可对集成电路芯片加以保护、容易进行性能测试、容易传输、容易检修等。因此对各类集成电路芯片来说封装是必不可少的。现今集成电路晶圆的特征线宽进入微纳电子时代，芯片特征尺寸不断缩小，必然会促使集成电路的功能向着更高更强的方向发展，这就使得电子封装的设计和制造技术不断向前发展。近年来，封装技术已成为半导体行业关注的焦点之一，各种封装方法层出不穷，实现了更高层次的封装集成。本文正是要从封装角度来介绍当前电子技术发展现状及趋势。

正文近年来，我国的封装产业在不断地发展。一方面，境外半导体制造商以及封装代工业纷纷将其封装产能转移至中国，拉动了封装产业规模的迅速扩大；另一方面，国芯片制造规模的不断扩大，也极推动封装产业的高速成长。但虽然如此，IC的产业规模与市场规模之比始终未超过20%，依旧是主要依靠进口来满足国需求。因此，只有掌握先进的技术，不断扩大产业规模，将国IC产业国际化、品牌化，才能使我国的IC产业逐渐走到世界前列。新型封装材料与技术推动封装发展，其重点直接放在削减生产供应链的成本方面，创新性封装设计和制作技术的研发倍受关注，WLP 设计与TSV技术以及多芯片和芯片堆叠领域的新技术、关键技术产业化开发呈井喷式增长态势，推动高密度封测产业以前所未有的速度向着更长远的目标发展。大体上说，电子封装表现出以下几种发展趋势：（1）电子封装将由有封装向少封装和无封装方向发展；（2）芯片直接贴装（DAC）技术，特别是其中的倒装焊（FCB）技术将成为电子封装的主流形式；（3）三维（3D）封装技术将成为实现电子整机系统功能的有效途径；（4）无源元件将逐步走向集成化；（5）系统级封装（SOP或SIP）将成为新世纪重点发展的微电子封装技术。一种典型的SOP——单级集成模块（SLIM）正被大力研发；（6）圆片级封装（WLP）技术将高速发展；（7）微电子机械系统（MEMS）和微光机电系统（MOEMS）正方兴未艾，它们都是微电子技术的拓展与延伸，是集成电子技术与

TSOP叠层芯片封装的介绍

TSOP叠层芯片封装的介绍第六图书馆叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。叠层芯片封装技术,简称3D,是指在不改变封装体外型尺寸的前提下,在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术,它起源于快闪存储器(NOR/NAND)及SDRAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点,2006年以来3D技术逐渐成为主流。随着NAND快闪存储器市场的高速增长及3D技术的兴起,加之TSOP封装成本低、柔韧性强,所以TSOP封装得以重新焕发生机。叠层芯片封装技术 3D 快闪存储器 TSOP叠层芯片封装环氧树脂薄膜半导体行业张德洪星科金朋上海有限公司LDP技术部2007第六图书馆第六图书馆 https://www.360docs.net/doc/7a15187148.html,

TSOP叠层芯片封装的介绍张德洪星科金朋上海有限公司L D P技术部摘要:叠层芯片封装技术，简称3D，是指在不改变封装体外型尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SD RAM的叠层封装。叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点，2006年以来3D技术逐渐成为主流。随着NA ND快闪存储器市场的高速增长及3D技术的兴起，加之TSOP封装成本低、柔韧性强，所以T SOP封装得以重新焕发生机。关键词:叠层芯片封装技术；3D；快闪存储器；TS OP叠层芯片封装；环氧树脂薄膜前言近年来，叠层芯片封装逐渐成为技术发展的主流。叠层芯片封装技术，简称3D，是指在不改变封装体的尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SDRAM的叠层封装。叠层芯片封装技术对于无线通讯器件、便携器件及存储卡来讲是最理想的系统解决方案。近年来，手机、PD A、电脑、通讯、数码等消费产品的技术发展非常快，这些行业的迅猛发展需要大容量、多功能、小尺寸、低成本的存储器、DSP、ASI C、R F、M EM S等半导体器件，于是叠层芯片技术在近几年得到了蓬勃发展。 3D封装技术的有以下几个特点： 1多功能、高效能 2大容量高密度，单位体积上的功能及应用成倍提升 3这种新技术带来了新一轮的技术革新低成本近几年来在NAND封装领域发展最快的是SIP。但是，T SO P仍然是大容量NAND的一个主要的解决方案。和SI P相比，TSO P更具有柔韧性，因为T SOP可能通过SM D制作成SD卡、M i ni SD卡、CF卡或是集成到M P3/M P4、SDRAM中，Si P 一旦完成组装，它就是成品了、不能再根据市场需求来进行调整。和另一种同样可以通过S MD组装的 PBG A封装形式相比，TSOP具有非常明显的成本优势。 TSO P单芯片封装工艺介绍半导体封装工艺分为两段，分别叫前道（Fr ont-of-l i ne，FO L）和后道（End-of-l i ne，EO L），前道（FO L）主要是将芯片和引线框架（L eadf r am e）或基板（Subsr t at e）连接起来，即完成封装体内部组装。后道（EOL）主要是完成封装并且形成指定的外形尺寸。单芯片TSO P生产工艺流程如下: 一、前道生产工艺：封装测试 2007/127 https://www.360docs.net/doc/7a15187148.html, 第六图书馆半导体行业3

叠层芯片封装技术与工艺探讨

叠层芯片封装技术与工艺探讨一、引言现代便携式电子产品对微电子封装提出了更高的要求，其对更轻、更薄、更小、高可靠性、低功耗的不断追求推动微电子封装朝着密度更高的三维封装方式发展，芯片叠层封装（stacked die package）是一种得到广泛应用的三维封装技术，叠层封装不但提高了封装密度，降低了封装成本，同时也减小了芯片之间的互连导线长度，从而提高了器件的运行速度，而且通过叠层封装还可以实现器件的多功能化，初级的3D芯片叠层封装就是把多个芯片在垂直方向上累叠起来，利用传统的引线封装结构，然后再进行封装。由于这种结构的特殊性，芯片和基板之间，芯片和芯片之间的互连是叠层封装的关键，现在普遍是以引线键合方式实现叠层封装的互连，其方式主要有2 种：一种是金字塔型的叠层封装，使用大小不同的芯片，上层的芯片的面积要小于下层，这样下层芯片表面就有足够的面积和空间可以用来进行引线键合；另一种是使用大小相同的芯片，通过在上下层芯片之间加入一层芯片（spacer）以便于下层芯片的引线键合，垫片是一块面积比上下层芯片小的普通硅片，使用这两种结构都可以制造出多层芯片的叠层封装。为避免对现有工艺进行大的改动，叠层封装一般通过减薄芯片的厚度来保证总的封装厚度不变，但是芯片厚度的减少会造成芯片刚度减少，易于变形，在热处理过程中芯片内应力集中点甚至会造成芯片的破坏，此外，由于塑封料厚度的减小，阻止水汽侵入芯片和塑封料界面的能力减弱，水汽的侵入会促使裂纹的产生和扩展。本文就LQFP系列3D封装在实际生产过程中所遇

到的问题及解决方案进行了详细的阐述。二、超薄圆片减薄及划片传统的MOS集成电路一般都是表面型器件，功耗小，无需考虑散热问题，所以对芯片厚度要求不高，芯片厚度主要由塑封体厚度而定，除了QFP、SOP 等扁平封装因受塑封体厚度限制，芯片厚度一般为300μm左右，其余芯片厚度一般为400μm左右，然而3D封装芯片厚度一般为200μm以下，这就必须考虑减薄后圆片的翘曲以及划片崩裂等问题。 2.1.薄圆片减薄后圆片翘曲成因及对策 2.1.1.翘曲原因实践证明，减薄后，圆片翘曲主要是由机械切削造成的损伤层引起，这是因为，硅材料片是单晶硅片，硅原子按金刚石结构周期排列，而背面减薄就是通过机械切削的方式对圆片背面进行切削，切削必然会在圆片背面形成一定厚度的损伤层，损伤层的厚度与砂轮金刚砂直径成正比，背面损伤层的存在，破坏了圆片内部单晶硅的晶格排列，使圆片的内部存在较大的应力，当圆片很薄时，使圆片自身抗拒上述应力的能力就很弱，体现在外部，就是圆片翘曲，圆片翘曲与粗糙度、砂轮金刚砂直径及圆片直径成正比，另外，圆片厚度越大，圆片自身抗拒内部应力的能力越强。 2.1.2.3D封装减薄技术和传统封装减薄技术的差别机械切削是常规的背面减薄技术，一般分为两阶段：即前段粗磨和后段细磨两部分，由于细磨后圆片比较光滑，并且细磨砂轮金刚砂直径一般在20μm以

PCB叠层结构知识多层板设计技巧

PCB叠层结构知识多层板设计技巧较多的PCB工程师,他们经常画电脑主板,对Allegro等优秀的工具非常的熟练,但是,非常可惜的是,他们居然很少知道如何进行阻抗控制,如何使用工具进行信号完整性分析.如何使用IBIS模型。我觉得真正的PCB高手应该还是信号完整性专家,而不仅仅停留在连连线,过过孔的基础上。对布通一块板子容易，布好一块好难。小资料对于电源、地的层数以及信号层数确定后，它们之间的相对排布位置是每一个PCB工程师都不能回避的话题；层的排布一般原则：元件面下面（第二层）为地平面，提供器件屏蔽层以及为顶层布线提供参考平面；所有信号层尽可能与地平面相邻；尽量避免两信号层直接相邻；主电源尽可能与其对应地相邻；兼顾层压结构对称。对于母板的层排布，现有母板很难控制平行长距离布线，对于板级工作频率在50MHZ 以上的（50MHZ以下的情况可参照，适当放宽），建议排布原则：元件面、焊接面为完整的地平面（屏蔽）；无相邻平行布线层；所有信号层尽可能与地平面相邻；关键信号与地层相邻，不跨分割区。注：具体PCB的层的设置时，要对以上原则进行灵活掌握，在领会以上原则的基础上，根据实际单板的需求，如：是否需要一关键布线层、电源、地平面的分割情况等，确定层的排布，切忌生搬硬套，或抠住一点不放。以下为单板层的排布的具体探讨： *四层板，优选方案1，可用方案3 方案电源层数地层数信号层数 1 2 3 4 1 1 1 2 S G P S 2 1 2 2 G S S P 3 1 1 2 S P G S 方案1 此方案四层PCB的主选层设置方案，在元件面下有一地平面，关键信号优选布TOP 层；至于层厚设置，有以下建议：满足阻抗控制芯板（GND到POWER）不宜过厚，以降低电源、地平面的分布阻抗；保证电源平面的去藕效果；为了达到一定的屏蔽效果，有人试图把电源、地平面放在TOP、BOTTOM 层，即采用方案2：此方案为了达到想要的屏蔽效果，至少存在以下缺陷：

TSOP叠层芯片封装的研究

上海交通大学硕士学位论文TSOP叠层芯片封装的研究姓名：张德洪申请学位级别：硕士专业：电子与通信工程指导教师：陈佳品 20071201

TSOP叠层芯片封装的研究摘要叠层芯片封装技术，简称3D，是指在不改变封装体外型尺寸的前提下，在同一个封装体内于垂直方向叠放两个以上的芯片的封装技术，它起源于快闪存储器（NOR/NAND）及SDRAM的叠层封装。由于叠层芯片封装技术具有大容量、多功能、小尺寸、低成本的特点，2005年以来3D 技术研究逐渐成为主流。 TSOP封装因其具有低成本、后期加工的柔韧而在快闪存储器领域得到广泛应用，因此，基于TSOP的3D封装研究显得非常重要。由于TSOP 3D封装技术的实用性极强，研究方法主要以实验为主。在具体实验的基础上，成功地掌握了TSOP叠层封装技术，并且找到了三种不同流程的TSOP叠层芯片封装的工艺。另外，还通过大量的实验研究，成功地解决了叠层芯片封装中的关键问题。目前，TSOP叠层芯片技术已经用于生产实践并且带来了良好的经济效益。在实现TSOP的3D封存装技术的创新中，最重要的两项创新技术是对材料的改进对引线键合工艺的改进。材料改进方面，采用固态环氧树脂薄膜替代了传统的液态环氧树脂芯片粘合济,该新材料的引入，大大简 1

化了TSOP叠层芯片封装的贴片工艺，使得成品率、生产周期几乎和传统的单芯片封装相当。SSB反打焊接方法的引入，成功地突破了原有引线键合工艺线弧太高的局限，解决了叠层芯片的引线键合的技术难题。这些技术上的突破，为叠层芯片封装密度的进一步提升打下了良好基础、提供了解决方案。关键词:叠层芯片封装技术，快闪存储器，NAND，TSOP叠层芯片封装，环氧树脂薄膜，SSB 2

多芯片封装技术及其应用-10页文档资料

多芯片封装技术及其应用 1 引言数十年来，集成电路封装技术一直追随芯片的发展而进展，封装密度不断提高，从单芯片封装向多芯片封装拓展，市场化对接芯片与应用需求，兼容芯片的数量集成和功能集成，为封装领域提供出又一种不同的创新方法。手机器件的典型划分方式包括数字基带处理器、模拟基带、存储器、射频和电源芯片。掉电数据不丢失的非易失性闪存以其电擦除、微功耗、大容量、小体积的优势，在手机存储器中获得广泛应用。每种手机都强调拥有不同于其他型号的功能，这就使它需要某种特定的存储器。日趋流行的多功能高端手机需要更大容量、更多类型高速存储器子系统的支撑。封装集成有静态随机存取存储器（SRAM）和闪存的MCP，就是为适应2.5G、3G高端手机存储器的低功耗、高密度容量应用要求而率先发展起来的，也是闪存实现各种创新的积木块。国际市场上，手机存储器MCP 的出货量增加一倍多，厂商的收益几乎增长三倍，一些大供应商在无线存储市场出货的90％是MCP，封装技术与芯片工艺整合并进。 2 MCP内涵概念在今年的电子类专业科技文献中，MCP被经常提及，关于MCP技术的内涵概念不断丰富，表述出其主要特征，当前给定的MCP的概念为：MCP 是在一个塑料封装外壳内，垂直堆叠大小不同的各类存储器或非存储器芯片，是一种一级单封装的混合技术，用此方法节约小巧印刷电路板PCB

空间。MCP所用芯片的复杂性相对较低，无需高气密性和经受严格的机械冲击试验要求，当在有限的PCB面积内采用高密度封装时，MCP成为首选，经过近年来的技术变迁，达到更高的封装密度。目前，MCP一般内置3～9层垂直堆叠的存储器，一块MCP器件可以包括用于手机存储器的与非NOR，或非NAND结构的闪存以及其他结构的SRAM芯片层，如果没有高效率空间比的MCP，在高端手机中实现多功能化几乎是不可能的。MCP不断使新的封装设计能够成功运用于使实际生产中。各芯片通过堆叠封装集成在一起，可实现较高的性能密度、更好的集成度、更低的功耗、更大的灵活性、更小的成本，目前以手机存储器芯片封装的批量生产为主，开发在数码相机和PDA以及某些笔记本电脑产品中的应用。在封装了多种不同的、用于不同目的芯片的MCP基础上，一种更高封装密度的系统封装SiP成为MCP的下一个目标。反过来讲，SiP实际上就是一系统级的MCP，封装效率极大提高。SiP将微处理器或数字信号处理器与各种存储器堆叠封装，可作为微系统独立运行。将整个系统做在一个封装中的能力为行业确立了一个新标准："2M/2m"。设计者需要把最好性能和最大容量存储器以最低功耗与最小封装一体化，用于手机中。换句话说：将两大写的M（MIPS和MB）最大化，把两个小写的m（mW和mm）最小化。无线存储器向单一封装发展，任何可以提高器件性能、降低封装成本的新技术都是双赢，现在市场潮流MCP产品是将来自不同厂家的多种存储芯片封装在一起，技术上优势互补，封装产品具有很高的空间利用率，且有利于提高整机的微型化和可靠性，改善电气性能。

Allegro PCB层叠设置

Cadence Allegro 16.5层叠设置 ——孙海峰对于刚学习Cadence Allegro ，或者刚从其他EDA软件（如Protel）转为Allegro使用上的朋友，其颜色设置、层叠意义往往使人望而却步。如此多的额叠层，更细致的、更可靠的层叠设置，如何更好的理解和把握，哪些层叠对于我们设计是常用或必需的呢，我将在以下做详细的介绍。打开Cadence Allegro 16.5，进入Cadence PCB设计环境，点击工具栏的按钮，或执行菜单Display/Color/Visibility命令，打开层叠颜色设置的界面，以此为基础，我来介绍详细的层叠意义。在弹出的颜色设置对话框中可以看到，Cadence Allegro 16.5设计环境将颜色设置分为不同类型层叠，根据个人习惯分别进行设置，要设置好，先必须了解各个层叠的具体意义。

1、 PCB基本叠层Stack-up设置 a) Subclass子层叠，表示PCB中具体层叠，包括：Top层、Bottom层、内层（POW/GND）、阻焊层（Soldermask_Top/Soldermask_Bottom）、加焊层（Pastemak_Top/Pastemask_Bottom），其他Subclass子层叠目前设计中不需要用到，包括底片应用层（Filmmasktop/Filmmaskbottom）等，这些不常用的层叠不用花时间去了解的，与目前无关。 b) 子层叠相应的对象Objects，与上述的Subclass一起使用，用以显示不同子层叠上相应对象，包括子层叠上对应的Pin引脚、Via过孔、Etch走线、DRC规则错误、Plan覆铜平面、Anti Etch隔离走线（用于铜皮分割），这样既可配合子层叠，设置对应层不同对象的颜色。此外，Boundary轮廓、Cativy埋入式器件腔体等对象暂时不用去考虑，与现在大部分PCB设计暂时没有关系。 2、PCB区域叠层Areas设置高速PCB设计经常会用到区域的概念，包括：Constraint Region高速区域约束的特殊规则区域、Route Keep Out禁止布线区域、Via Keep Out禁止放置过孔区域、Package Keep Out禁止布局区域、Package Keep In允许布局区域、

先进封装技术发展趋势

先进封装技术发展趋势 2009-09-27 | 编辑： | 【大中小】【打印】【关闭】作者：Mahadevan Iyer, Texas Instruments, Dallas 随着电子产品在个人、医疗、家庭、汽车、环境和安防系统等领域得到应用，同时在日常生活中更加普及，对新型封装技术和封装材料的需求变得愈加迫切。电子产品继续在个人、医疗、家庭、汽车、环境和安防系统等领域得到新的应用。为获得推动产业向前发展的创新型封装解决方案（图1），在封装协同设计、低成本材料和高可靠性互连技术方面的进步至关重要。图1. 封装技术的发展趋势也折射出应用和终端设备的变化。在众多必需解决的封装挑战中，需要强大的协同设计工具的持续进步，这样可以缩短开发周期并增强性能和可靠性。节距的不断缩短，在单芯片和多芯片组件中三维封装互连的使用，以及将集成电路与传感器、能量收集和生物医学器件集成的需求，要求封装材料具有低成本并

易于加工。为支持晶圆级凸点加工，并可使用节距低于60μm凸点的低成本晶圆级芯片尺寸封装（WCSP），还需要突破一些技术挑战。最后，面对汽车、便携式手持设备、消费和医疗电子等领域中快速发展的MEMS器件带来的特殊封装挑战，我们也要有所准备。封装设计和建模建模设计工具已经在电子系统开发中得到长期的使用，这包括用于预测基本性能，以保证性能的电学和热学模型。借助热机械建模，可以验证是否满足制造可行性和可靠性的要求。分析的目标是获得第一次试制时就达到预期性能的设计。随着电子系统复杂性的增加以及设计周期的缩短，更多的注意力聚焦于如何将建模分析转换到设计工程开始时使用的协同设计工具之中，优化芯片的版图和架构并进行必要的拆分，以最低成本的付出获得最高的性能。为实现全面的协同设计，需要突破现今商业化建模工具中存在的一些限制。目前的工具从CAD数据库获得输入，通常需要进行繁杂的操作来构建用于物理特性计算的网格。不同的工具使用不同IP的特定方法来划分网格，因而对于每种工具需要独立进行网格的重新划分。重复的网格划分会浪费宝贵的设计时间，也会增加建模成本。网格重新划分也限制了在这三种约束下进行多个参数折中分析的可行性。

集成电路芯片封装技术试卷

《微电子封装技术》试卷一、填空题(每空2分,共40分) 1．狭义的集成电路芯片封装是指利用精细加工技术及，将芯片及其它要素在框架或基板上，经过布置、粘贴及固定等形成整体立体结构的工艺。 2．通常情况下，厚膜浆料的制备开始于粉末状的物质，为了确保厚膜浆料达到规定的要求，可用颗粒、固体粉末百分比含量、三个参数来表征厚膜浆料。 3．利用厚膜技术可以制作厚膜电阻，其工艺为将玻璃颗粒与颗粒相混合，然后在足够的温度/时间下进行烧结以使两者烧结在一起。 4．芯片封装常用的材料包括金属、陶瓷、玻璃、高分子等，其中封装能提供最好的封装气密性。 5．塑料封装的成型技术包括喷射成型技术、、预成型技术。 6．常见的电路板包括硬式印制电路板、、金属夹层电路板、射出成型电路板四种类型。 7. 在元器件与电路板完成焊接后，电路板表面会存在一些污染，包括非极性/非离子污染、、离子污染、不溶解/粒状污染4大类。 8. 陶瓷封装最常用的材料是氧化铝，用于陶瓷封装的无机浆料一般在其中添加玻璃粉，其目的是调整氧化铝的介电系数、，降低烧结温度。 9. 转移铸膜为塑料封装最常使用的密封工艺技术，在实施此工艺过程中最常发生的封装缺陷是现象。 10. 芯片完成封装后要进行检测，一般情况下要进行质量和两方面的检测。 11. BGA封装的最大优点是可最大限度地节约基板上的空间，BGA可分为四种类型：塑料球栅阵列、、陶瓷圆柱栅格阵列、载带球栅阵列。 12. 为了获得最佳的共晶贴装，通常在IC芯片背面镀上一层金的薄膜或在基板的芯片承载架上先植入。 13. 常见的芯片互连技术包括载带自动键合、、倒装芯片键合三种。 14. 用于制造薄膜的技术包括蒸发、溅射、电镀、。 15. 厚膜制造工艺包括丝网印刷、干燥、烧结，厚膜浆料的组分包括可挥发性组分和不挥发性组分，其中实施厚膜浆料干燥工艺的目的是去除浆料中的绝大部分。 16. 根据封装元器件的引脚分布形态，可将封装元器件分为单边引脚、双边引脚、与底部引脚四种。 17. 载带自动键合与倒装芯片键合共同的关键技术是芯片的制作工艺，这些工艺包括蒸发/溅射、电镀、置球、化学镀、激光法、移植法、叠层制作法等。 18. 厚膜浆料必须具备的两个特性，一是用于丝网印刷的浆料为具有非牛顿流变能力的粘性流体；二是由两种不同的多组分相组成，即和载体相。

LED封装工艺流程(精)

阐述LED 产品封装工艺流程 03、点胶在LED 支架的相应位置点上银胶或绝缘胶。（对于GaAs 、SiC 导电衬底，具有背面电极的红光、黄光、黄绿芯片，采用银胶。对于蓝宝石绝缘衬底的蓝光、绿光LED 芯片，采用绝缘胶来固定芯片。） 06、自动装架自动装架其实是结合了沾胶（点胶）和安装芯片两大步骤，先在LED 支架上点上银胶（绝缘胶），然后用真空吸嘴将LED 芯片吸起移动位置，再安置在相应的支架位置上。自动装架在工艺上主要要熟悉设备操作编程，同时对设备的沾胶及安装精度进行调整。在吸嘴的选用上尽量选用胶木吸嘴，防止对LED 芯片表面的损伤，特别是兰、绿色芯片必须用胶木的。因为钢嘴会划伤芯片表面的电流扩散层。 07、烧结烧结的目的是使银胶固化，烧结要求对温度进行监控，防止批次性不良。银胶烧结的温度一般控制在150℃，烧结时间2小时。根据实际情况可以调整到170℃，1小时。绝缘胶一般150℃，1小时。银胶烧结烘箱的必须按工艺要求隔2小时（或1小时）打开更换烧结的产品，中间不得随意打开。烧结烘箱不得再其它用途，防止污染。 08、压焊压焊的目的将电极引到LED 芯片上，完成产品内外引线的连接工作。 LED 的压焊工艺有金丝球焊和铝丝压焊两种。右图是铝丝压焊的过程，先在LED 芯片电

极上压上第一点，再将铝丝拉到相应的支架上方，压上第二点后扯断铝丝。金丝球焊过程则在压第一点前先烧个球，其余过程类似。压焊是LED 封装技术中的关键环节，工艺上主要需要监控的是压焊金丝（铝丝）拱丝形状，焊点形状，拉力。对压焊工艺的深入研究涉及到多方面的问题，如金（铝）丝材料、超声功率、压焊压力、劈刀（钢嘴）选用、劈刀（钢嘴）运动轨迹等等。（下图是同等条件下，两种不同的劈刀压出的焊点微观照片，两者在微观结构上存在差别，从而影响着产品质量。）我们在这里不再累述。 09、点胶封装 LED 的封装主要有点胶、灌封、模压三种。基本上工艺控制的难点是气泡、多缺料、黑点。设计上主要是对材料的选型，选用结合良好的环氧和支架。（一般的LED 无法通过气密性试验）如右图所示的TOP-LED 和Side-LED 适用点胶封装。手动点胶封装对操作水平要求很高（特别是白光LED ），主要难点是对点胶量的控制，因为环氧在使用过程中会变稠。白光LED 的点胶还存在荧光粉沉淀导致出光色差的问题。 10、灌胶封装 Lamp-LED 的封装采用灌封的形式。灌封的过程是先在LED 成型模腔内注入液态环氧，然后插入压焊好的LED 支架，放入烘箱让环氧固化后，将LED 从模腔中脱出即成型。 11、模压封装将压焊好的LED 支架放入模具中，将上下两副模具用液压机合模并抽真空，将固态环氧放入注胶道的入口加热用液压顶杆压入模具胶道中，环氧顺着胶道进入各个LED 成型槽中并固化。 12、固化与后固化

芯片倒装技术及芯片封装技术

芯片倒装技术及芯片封装技术引言世纪90年代以来，移动电话、个人数字助手(PDA)、数码相机等消费类电子产品的体积越来越小，工作速度越来越快，智能化程度越来越高。这些日新月异的变化为电子封装与组装技术带来了很多挑战和机遇。材料、设备机能与工艺控制能力的改进使越来越多的EMS 公司可以跳过尺度的表面安装技术(SMT)直接进入提高前辈的组装技术领域，包括倒装芯片等。因为越来越多的产品设计需要不断减小体积，进步工作速度，增加功能，因此可以预计，倒装芯片技术的应用范围将不断扩大，终极会取代SMT当前的地位，成为一种尺度的封装技术。多年以来，半导体封装公司与EMS公司一直在通力进行，在施展各自特长的同时又介入对方领域的技术业务，力争使自己的技术能力更加完善和全面。在半导体产业需求日益增加的环境下，越来越多的公司开始提供\\\"完整的解决方案\\\"。这种趋同性是人们所期望看到的，但同时双方都会面对一定的挑战。例如，以倒装芯片BGA或系统封装模块为例，跟着采用提高前辈技术制造而成的产品的类型由板组装方式向元件组装方式的转变，以往好像不太重要的诸多因素都将施展至关重要的作用。互连应力不同了，材料的不兼容性增加了，工艺流程也不一样了。不论你的新产品类型是否需要倒装芯片技术，不论你是否以为采用倒装芯片的时间合适与否，理解倒装芯片技术所存在的诸多挑战都是十分重要的。倒装芯片技术倒装芯片技术\\\"，这一名词包括很多不同的方法。每一种方法都有很多不同之处，且应用也有所不同。例如，就电路板或基板类型的选择而言，不管它是有机材料、陶瓷材料仍是柔性材料，都决定着组装材料(凸点类型、焊剂、底部填充材料等)的选择，而且在一定程度上还决定着所需设备的选择。在目前的情况下，每个公司都必需决定采用哪一种技术，选购哪一类工艺部件，为知足未来产品的需要进行哪一些研究与开发，同时还需要考虑如何将资本投资和运作本钱降至最低额。在SMT环境中最常用、最合适的方法是焊膏倒装芯片组装工艺。即使如斯，为了确保可制造性、可靠性并达到本钱目标也应考虑到该技术的很多变化。目前广泛采用的倒装芯片方法主要是根据互连结构而确定的。如，和婉凸点技术的实现要采用镀金的导电聚合物或聚合物／弹性体凸点。焊柱凸点技术的实现要采用焊球键合(主要采用金线)或电镀技术，然后用导电的各向同性粘接剂完成组装。工艺中不能对集成电路(1C)键合点造成影响。在这种情况下就需要使用各向异性导电膜。焊膏凸点技术包括蒸发、电镀、化学镀、模版印刷、喷注等。因此，互连的选择就决定了所需的键合技术。通常，可选择的键合技术主要包括：再流键合、热超声键合、热压键合和瞬态液相键合等。上述各种技术都有利也有弊，通常都受应用而驱动。但就尺度SMT工艺使用而言，焊膏倒装芯片组装工艺是最常见的，且已证实完全适合焊膏倒装芯片组装技术传统的焊膏倒装芯片组装工艺流程包括：涂焊剂、布芯片、焊膏再流与底部填充等。但为了桷保成功而可靠的倒装芯片组装还必需留意其它事项。通常，成功始于设计。首要的设计考虑包括焊料凸点和下凸点结构，其目的是将互连和IC键合点上的应力降至最低。假如互连设计适当的话，已知的可靠性模型可猜测出焊膏上将要泛起的题目。对IC 键合点结构、钝化、聚酰亚胺启齿以及下凸点治金(UBM)结构进行公道的设计即可实现这一目的。钝化启齿的设计必需达到下列目的：降低电流密度；减小集中应力的面积；进步电迁移的寿命；最大限度地增大UBM和焊料凸点的断面面积。凸点位置布局是另一项设计考虑，焊料凸点的位置尽可能的对称，识别定向特征(去掉一个边角凸点)是个例外。布局设计还必需考虑顺流切片操纵不会受到任何干扰。在IC的有