VOLTE掉话率及接入时延分析20160513剖析

VOLTE掉话率及接入时延分析20160513剖析
VOLTE掉话率及接入时延分析20160513剖析

QZ VOLTE掉话率及接入时延短板分析

一、VOLTE掉话率分析

1、VOLTE掉话率概述

通过提取GN平台掉话率专题分析统计了近7天全省VOLTE掉话率,情况如下:

VOLTE掉话率=VOLTE掉话总次数/VOLTE应答总次数。从指标情况看,衢州掉话率为0.29%排名第十,与省平均掉话率差距0.14%,与省内最优地市掉话率差距0.24%,相比其他地市VOLTE应答总次数基数较小,且掉话总次数偏高。VOLTE 应答总次数基数大的地市掉话率整体较低。

2、VOLTE掉话分析

1)GN平台提取VOLTE掉话原因分布如下:

1、1 TX2 RELOCOverall E xpiry;分析部分小区为无线环境差导致在ESRVCC

过程中X2定时器超时,导致上下文释放携带此错误代码,现通过提升B2门限与增加功率来解决此类问题,还有部分疑难小区已跟取calltrace待问题复现后分析。

2、16 Normal Call Clearing;表示呼叫正在被清除,这是因为呼叫所涉及的

用户之一已经请求清除呼叫,这种情况流程正常,被叫侧上发某SIP消息携带该信息,一般为被叫挂机,怀疑为GN平台统计问题。

3、21 Radio Connection with UE lost,一般为无线问题,已进行最低接入电

平修改,B2门限抬升,功率调整,以及频繁切换地带修改CIO,减少切换,部分小区已解决,对于疑难小区已跟取calltrace待问题复现后分析。

若解决掉话主要问题 1 TX2 RELOCOverall E xpiry占比29.17% 、21 Radio Connection with UE lost占比20.83%,掉话率可提升50%。

2)GN平台近一天大于2次小区掉话分析

通过对近1天掉话次数大于2次的小区进行具体分析,发现问题占比最多的为MME回复SGW UPDATE BEARER RESPONSE(Cause:94)占比约52%,若解决此问题,

掉话率可提升50%,可达全省前5名,详情如下:

3、VOLTE掉话后续优化建议

通过分析,VOLTE掉话主要原因为,MME回复SGW UPDATE BEARER(cause94),

其次为radio-connection-with-ue-lost(21)、tx2relocoverall-expiry切换

超时。具体情况如下:

1、cause94问题:MME异常回复SGW UPDATE BEARER RESPONSE(Cause:94)

会携带错误代码94,casue:Request rejected,然后删除承载;此问题

全部都出现在新网管上,现已对此问题站点跟踪calltrace,昨日跟踪

的top小区未复现该问题,待问题复现后分析,此类问题若解决掉话率

可提升50%,需重点解决;

2、UE LOST:对占比12.19%的radio-connection-with-ue-lost(21)问题

进行进一步分析优化,此类目前分析主要为弱覆盖与频繁切换问题,通

过调整B2门限,最低接入电平、CIO与参考信号功率等7个小区,4个

小区已闭环,疑难小区还需跟踪calltrace定位分析。

3、切换超时:基站在BYE之前异常发出的上下文释放中携带casue(1)

tx2relocoverall-expiry问题,占比9.76%,计划删创X2后需进一步评

估。此外,分析发现部分质差小区存在弱覆盖导致X2切换失败,已提高

B2门限来解决此问题;

4、平台统计问题:GN平台原因及掉话专题TOP统计发现平台存在正常呼叫

挂机统计到掉话中,如Normal Call Clearing占比14.29%,需提交GN

平台修正解决。

二、VOLTE接通时延分析

1、VOLTE接入时延概述

1)通过统计近7天全省VOLTE接入平均时延,情况如下:

从指标情况看,衢州接入时延排名第9,与省平均接入时延差距0.653s,与省内最优地市接入时延差距0.954s。

2)近1个月接入时延走势图,4月份时延基本稳定在4s,5月份以来,节假日和周

末时延偏高,其他地市时延总体平稳,如下:

3)衢州接入时延整周趋势以及始呼请求数

从指标看,衢州接入时延波动大,很大原因是基数太小,每天始呼次数在400次左右。

2、VOLTE接入时延分析

从Gn平台提取5月10日小区级接入时延指标,其中存在接入时延指标小区共计390个(而统计仅372个呼叫),手动统计平均时延4.996s,平台直接统计4.091s,需确认平台是否已剔除超长异常呼叫而得出的结果。时延分段分布情况如下:

通过对分段时延进行统计可知,衢州VOLTE接入时延主要受大于6s小区影响,如果优化掉这部分质差小区平均接入时延为3955.72ms,高于省平均3736ms,排名可至全省第6,如果优化掉5s以上质差小区平均接入时延为3530.1ms,优于省平均水平3736ms,排名可至全省第二。

大于5s接入时延分析,共分析58个呼叫,各种原因占比情况如下:

3、VOLTE接入时延后续优化建议

通过分析,VOLTE接入时延差主要原因仍旧是SCP较高概率发起SCP-MME请求用户位置数据时延长所致,其次为180 ringing晚发、update信令重发影响呼叫接入时延。目前分析58个大于5s呼呼叫,具体情况如下:

SCP-MME时延长问题:已分析的58次呼叫中存在53次SCP-MME请求用户位置数据时延长问题,占比91.37%,目前该问题经调查为MME向基站请求用户位置信息时基站无响应,存在MME请求类型(report directly)与基站现用的位置报告类型(小区变更时主动上报)不一致导致,而基站需16.1支持report directly,目前可实施的临时方案是MME侧修改为“小区变更时基站主动上报位置信息”方式。

180ringing晚发:已分析的58次呼叫中存在3次,占比5.17%。该问题为

被叫侧180ringing晚发3s或2s等,导致时延长,待进一步定位被叫180ringing 晚发原因;

Update流程无响应超时重发:已分析的58次呼叫中存在2次,占比3.4%。该问题为被叫侧update无响应导致时延长,待进一步定位被叫update无响应原因;

时延统计错误:已分析的58次呼叫中存在2次,占比3.4%。后台统计接通时延在6s以上,而实际信令查看接通时延为3s多,存在统计错误问题,需要提交省公司协调修正。

网络时延对PID控制性能影响的分析

目录 1网络化控制系统简介 (1) 2网络化控制系统中的问题 (2) 3网络延时对PID控制系统性能影响的分析 (4) 3.1系统描述(System description) (4) 3.2 仿真分析(Simulation analysis) (6) 4网络延时为不同值的系统分析 (8) 4.1网络延时的系统阶跃响应 (8) 4.2 的系统的阶跃响应 (9) 4.3 时的系统阶跃响应 (9) 4.4 系统根轨迹分析 (10) 5实际实验(P RACTICAL EXPERIMENT) (12)

1网络化控制系统简介 网络化控制系统NCS(Networked Control Systems),又称集成通讯与控制系统ICCS (Integrated Communication and Control System)。一般认为ICCS是一种全分布式、网络化实时反馈控制系统,是将控制系统的传感器、控制器、执行器等单元通过通讯网络连接起来形成闭环的分布式控制系统。其涵盖了两方面的内容:系统节点的分布化和控制回路的网络化。这种网络化的控制模式具有信息资源能够共享、连接线数大大减少、易于扩展、易于维护等优点,但由于网络中的信息源很多,信息的传送药分时占用网络通讯资源,而网络的承载能力和通讯带宽有限,必然造成信息的冲撞、重传等现象的发生,使得数据在传输过程中不可避免地存在时延。时延由于受到网络所采用的通讯协议、负载状况、网络速率以及数据包大小等情况到影响,呈现出或固定或随机,或有界或无界的特征,从而导致控制系统性能下降甚至不稳定,也给控制系统的分析和设计带来困难。网络给NCS带来的主要问题包括:时延采样时刻和执行器响应时刻间出现了不可忽略的滞后;在某时间间隔内存在于时间相关的抖动;由于数据包在网络中传输发生丢失或冲突,导致时延增大甚至系统失稳。NCS的性能不仅依赖于控制策略及控制律器的设计,而且受到网络通讯和网路资源的限制。信息调度应尽可能避免网络中信息的冲突和拥塞现象的发生,从而大大提高网络化控制系统的服务性能。 网络化控制系统是综合自动化技术发展的必然趋势,是控制技术、计算机技术和通信技术相结合的产物。本书基于现场总线技术及自动化北京市重点实验室的科研成果,系统地介绍了网络化控制系统的组成原理、控制结构、建模方法,网络拥塞闭环控制机理,网络时延闭环控制方法,现场总线控制技术及应用,基于工业以太网的控制系统设计,基于Internet 和Web的网络远程控制系统设计。网络化控制系统软件开发技术,以及网络化控制技术在工业加热炉、工业锅炉和电厂锅炉湿法烟气脱硫中的应用。 在传统的计算机控制系统中,传感器和执行器都是与计算机实现点对点的连接,传递信号一般采用电压和电流等模拟信号。在这种结构模式下,控制系统往往布线复杂,从而增加了系统成本,降低了系统的可靠性、抗干扰性、灵活性和扩展性,特别在地域分散的情况下,传统控制系统的高成本、低可靠性等弊端更加突出。随着计算机技术和网络通信技术的不断发展,工业控制系统也发生了巨大的技术变革,网络化控制系统(NetworkedControlSystem,NCS)应运而生,其主要标志就是在控制系统中引入了计算机网络,从而使得众多的传感器、

模态分析中约束方式对结果的影响

模态分析中约束方式对结果的影响 李如忠 中国工程物理研究院电子工程研究所,621900 刚海燕 四川绵阳万博实验学校,621900 [ 摘要 ] 利用有限元分析软件Ansys,对一个电子设备中使用的腔体进行了模态分析,通过设置不同的固定方式(约束方式),计算了腔体的固有频率和振型,并对不同约束方式所得的结果进 行了比较,确定最符合实际的结果。 [ 关键词]模态分析、固有频率、振型、有限元 A Influence Analyse of the Results Given Different Loading Conditions in Modal Analysis Liruzhong Institute of Electronic Engineering, China Academy of Engineering Physics,621900 Ganghaiyan Mianyang Wanbo Experimental School, Sichuan,621900 [ Abstract ] A modal analysis of a model cavity body used in electronic facility using the ANSYS FEA(Finite Element Analysis)software program is presented. The natural frequencies and mode shapes of the cavity body are determined given different loading conditions, the comparison of results given different loading conditions is done, and the most valid result is gained. [ Keyword ] modal analysis , natural frequencies, mode shapes, FEA 1前言 模态分析在结构有限元分析中是一种非常重要的分析,可以通过模态分析获得零件的各阶固有频率和振型,并且模态分析也是动力学分析的基础,在进行瞬态动力学分析、谐响应分析、谱分析等动力学分析时,必须首先进行模态分析。 在本文中,我们分析的是一个金属腔体,如图1所示。在腔体上有安装孔,并有各种槽和孔等复杂特征。如果用理论分析的方法对腔体的模态进行分析是非常困难的,所以,采用Ansys 进行有限元分析,在分析中通过设置不同的约束方式,取得在约束不同的情况下的结果。

FPGA时序约束、时序分析

FPGA设计之——时序设计 FPGA设计一个很重要的设计是时序设计,而时序设计的实质就是满足每一个触发器的建立(Setup)/保持(Hold)时间的要求。 建立时间(Setup Time):是指在触发器的时钟信号上升沿到来以前,数据稳定不变的时间,如果建立时间不够,数据将不能在这个时钟上升沿被打入触发器; 保持时间(Hold Time):是指在触发器的时钟信号上升沿到来以后,数据稳定不变的时间,如果保持时间不够,数据同样不能被打入触发器。 FPGA设计分为异步电路设计和同步电路设计,然而很多异步电路设计都可以转化为同步电路设计,在设计时尽量采用同步电路进行设计。对于同步电路可以转化的逻辑必须转化,不能转化的逻辑,应将异步的部分减到最小,而其前后级仍然应该采用同步设计。 为了让同步电路可靠地运行,就要对时钟偏差进行控制,以使时钟偏差减小到可用的范围。影响时钟偏差的主要有以下几个因素: o用于连接时钟树的连线 o钟树的拓扑结构 o时钟的驱动 o时钟线的负载 o时钟的上升及下降时间 在通常的FPGA设计中对时钟偏差的控制主要有以下几种方法: o控制时钟信号尽量走可编程器件的的全局时钟网络。在可编程器件中一般都有专门的时钟驱动器及全局时钟网络,不同种类、型号的可编程器件,它们中的 全局时钟网络数量不同,因此要根据不同的设计需要选择含有合适数量全局时 钟网络的可编程器件。一般来说,走全局时钟网络的时钟信号到各使用端的延 时小,时钟偏差很小,基本可以忽略不计。 o若设计中时钟信号数量很多,无法让所有的信号都走全局时钟网络,那么可以通过在设计中加约束的方法,控制不能走全局时钟网络的时钟信号的时钟偏差。 o异步接口时序裕度要足够大。局部同步电路之间接口都可以看成是异步接口,比较典型的是设计中的高低频电路接口、I/O接口,那么接口电路中后一级触 发器的建立-保持时间要满足要求,时序裕度要足够大。 o在系统时钟大于30MHz时,设计难度有所加大,建议采用流水线等设计方法。 采用流水线处理方式可以达到提高时序电路的速度,但使用的器件资源也成倍 增加。 o要保证电路设计的理论最高工作频率大于电路的实际工作频率。 A 时序约束的概念和基本策略 时序约束主要包括周期约束(FFS到FFS,即触发器到触发器)和偏移约束(IPAD 到FFS、FFS到OPAD)以及静态路径约束(IPAD到 OPAD)等3种。通过附加约束条件可以使综合布线工具调整映射和布局布线过程,使设计达到时序要求。例如用OFFSET_IN_BEFORE约束可以告诉综合布线工具输入信号在时钟之前什么时候准备好,综合布线工具就可以根据这个约束调整与IPAD相连的Logic Circuitry的综合实现过程,使结果满足FFS的建立时间要求。 附加时序约束的一般策略是先附加全局约束,然后对快速和慢速例外路径附加专门约束。附加全局约束时,首先定义设计的所有时钟,对各时钟域内的同步元件

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