集成电路版图基础知识练习
集成电路版图基础知识练习-标准化文件发布号：（9556-EUATWK-MWUB-WUNN-INNUL-DDQTY-KII
一、填空
1.ls (填写参数)命令用于显示隐藏文件。（-a）
2.进入当前目录的父目录的命令为 (%cd ..)
3.查看当前工作目录的命令为：（%pwd）
4.目录/home/www/uuu已建立，当前工作目录为/home/www，采用绝对
路径进入/home/www/uuu的命令为：（%cd
/home/www/uuu）
5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结
果：（对所有的用户增加读写权限。）
6.显示当前时间的命令为：（%date）
7.打开系统管理窗口的命令为：（%admintool）
8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp
166.111.4.80 or %ftp %open 166.111.4.80）
9.建立FTP连接后，接收单个文件的命令为：（%get）
10.建立FTP连接后，发送多个文件的命令为：（%mput）
11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互
连层共有_____层，其电路类型为_______。0.13um 7 CMOS
12.请根据实际的制造过程排列如下各选项的顺序：
a.生成多晶硅
b.确定井的位置和大小
c.定义扩散区，生成源漏区
d.确定有源区的位置和大小
e.确定过孔位置
正确的顺序为：___ _________________。bdace
13.集成电路中的电阻主要有__________, ____________, _____________三
种。井电阻，扩散电阻，多晶电阻
14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式
调用。若该Contact单元称为P型Contact，由4个层次构成，则该四个
层次分别为：_________，_________, _________, ___________. active,
P+ diffusion, contact, metal.
15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为
___________________________________。报证PN结反偏，使MOS器
件能够正常工作。
16.版图验证主要包括三方面：________，__________，__________; 完成
该功能的Cadence工具主要有（列举出两个）：_________，
_________。DRC, LVS, ERC, Diva, Dracula
17.造成版图不匹配的因数主要来自两个方面：一是制造工艺引起的，另一
个是__________;后者又可以进一步细分为两个方面：
_______________，_____________。片上环境波动，温度波动，电压波动。
18.DRC包括几种常见的类型，如最大面积（Maximum Dimension），最小
延伸（Minimum Extension），此外还有_________，_________，
_________。最小间距，最小宽度，最小包围（Minimum Enclosure）。
19.减少天线效应的三种方法有：____________，____________，
__________。插入二极管，插入缓冲器，Jumper (或者，通过不同的金属层绕线)。
20.由于EDA工具的不统一，出现了各种不同的文件格式，如LEF, DEF
等，业界公认的Tape out的文件格式为 _______，它不可以通过文本编辑器查看，因为它是______（文件类型）。GDSII，流文件。
21.根据的冯.诺依曼的“101页报告”，计算机的五大部件是：输入装置、
_________、_________、_________、输出装置。逻辑部件、运算部
件、存储器
22.流水线中可能存在三种冲突，它们是：_________、_________、
_________，从而造成流水线停顿，使流水线无法达到最高性能。资源冲突、数据冲突、控制冲突
23. 写出JK 触发器的特性方程：__________________。（ ）
24. 随着1000M 网卡等高速设备的出现，传统的PCI 总线无法满足PC 系统
的数据传输需求，INTEL 于2001年提出了第三代局部总线技术
_________。3GIO 或 PCIExpress
25. AMBA 是为了设计高性能的嵌入式微控制器系统而推出的片上通信标
准，它包括ASB 、_________、_________等三套总线。AHB 、APB
26. SoC 的设计基于IP Core 的复用，IP Core 包括三种：_________、
_________、_________。 软核、固核、硬核
27. RISC CPU 的三大特点是：_________、_________、_________。ALU
的数据源自Register 、只用LD/ST 指令可以访问MEMORY 、指令定长
28. ARM 处理器包含两种指令集：_________、_________。Arm 指令、
thumb 指令
29. MCS80C51是CISC CPU ，属于哈佛结构，arm 属于_________CPU 。
RISC
30. Arm7TDMI 中，T 代表_________、D 代表_________、M 代表
_________、I 代表_________。Thumbm 、debug 、multiplier 、ise
31. 固体分为 晶体 和 非晶体 两大类。
32. 半导体材料中锗和硅属于 金刚石 结构，砷化镓属于 闪锌矿 结构。
33. 施主杂质电离后成为不可移动的带正电的施主离子，同时向导带提供电
子，使半导体成为电子导电的n 型半导体。受主杂离后成为不可移动的
n
n n Q K Q J Q +=+1
带负电的受主离子，同时向价带提供空穴．使半导体成为空穴导电的p 型半导体。
34.晶体中电子的能量状态是量子化的。电子在各状态上的分布遵守费米分
布规律。
35.电子在热运动时不断受到晶格振动和杂质的散射作用，因而不断地改变
运动方向。半导体中的主要散射机构是电离杂质散射和晶格振动散射。
36.pn结有电容效应，分为势垒电容和扩散电容。
37.在放大模式偏置下，双极型晶体管的EB结正向偏置，CB结反向偏
置。
38.CMOS的英文全称是 Complementary Metal Oxide Semiconductor。
39.MOS场效应晶体管分为四种基本类型：N沟增强型、N沟耗尽型、P沟
增强型、P沟耗尽型。
40.衬底偏置电压会影响MOS器件的阈值电压，反向偏置电压增大，则
MOS器件的阈值电压也随之增大，这种效应称为体效应。
41.用Cadence 软件设计集成电路版图的输出数据的格式是（GDSII 格
式）。
42.在nwell 上画pmos器件时需要在nwell上加（n+接触孔），并用金属线
把这个（n+接触孔）与nwell内的（最高）电位相连接。
43.在P型衬底上画nmos器件时需要在P型衬底上加（p+接触孔），并用
金属线把这个（p+接触孔）与P型衬底内的（最低）电位相连接。44.建立一个新的layout library时需要(Compile a new techfile)，或者
(Attached to an existing techfile ), 或（Don’t need a techfile）。
45.在layout 编辑命令中，Hierachy 命令一栏下，有两个相反的操作命令他
们分别是 make cell 和（flatten）。
46.用DRACULA 做layout 的LVS检查时，首先要把schematic转成CDL
的netlist, 并对这个netlist做（LOGLVS）。
47.用DRACULA做layout 的DRC检查时，先要运行PDRACULA命令，
然后再执行( https://www.360docs.net/doc/8416442752.html,)文件。
48.用DRACULA做layout 的LVS检查时，先要运行PDRACULA命令，
然后再执行( https://www.360docs.net/doc/8416442752.html,)文件。
49.用DRACULA 做layout 的DRC检查后，修改完所有错误的标志是用vi
命令在后缀名为（sum）的文件里看到ERRORS WINDOW SIZE 是
（0）。
50.用DRACULA 做layout 的LVS检查后，修改完所有错误的标志是用vi
命令在名为（lvspr.lvs）的文件里看到unmatching devices 是（0），以及没有（size error）的描述。
51.集成电路产业包括：IC设计、IC制造、IC封装、IC测试。
52.现代主流的集成电路加工技术为CMOS工艺，即最基本的器件是由
PMOS和NMOS组成。
53.PMOS是在N阱上形成P型沟道的MOSFET晶体管。
54.对于CMOS集成电路，通常器件间的电性绝缘采用介质绝缘的方式，
如LOCOS（局部场氧隔离）或STI（浅沟道隔离）。
55.集成电路制造与集成电路设计相关纽带是光刻掩膜版。
集成电路版图基础知识练习
一、填空 1.ls (填写参数)命令用于显示隐藏文件。（-a） 2.进入当前目录的父目录的命令为 (%cd ..) 3.查看当前工作目录的命令为：（%pwd） 4.目录/home//uuu已建立，当前工作目录为/home/，采用绝对路径进入/home//uuu 的命令为：（%cd /home//uuu） 5.假设对letter文件有操作权限，命令%chmod a+rw letter会产生什么结果：（对 所有的用户增加读写权限。） 6.显示当前时间的命令为：（%date） 7.打开系统管理窗口的命令为：（%admintool） 8.与IP地址为166.111.4.80的主机建立FTP连接的命令为：（%ftp 166.111.4.80 or %ftp %open 166.111.4.80） 9.建立FTP连接后，接收单个文件的命令为：（%get） 10.建立FTP连接后，发送多个文件的命令为：（%mput） 11.有一种称为0.13um 2P5M CMOS单井工艺, 它的特征线宽为______，互连层共有 _____层，其电路类型为_______。0.13um 7 CMOS 12.请根据实际的制造过程排列如下各选项的顺序： a.生成多晶硅 b.确定井的位置和大小 c.定义扩散区，生成源漏区 d.确定有源区的位置和大小 e.确定过孔位置 正确的顺序为：___ _________________。bdace 13.集成电路中的电阻主要有__________, ____________, _____________三种。井电 阻，扩散电阻，多晶电阻 14.为方便版图绘制，通常将Contact独立做成一个单元，并以实例的方式调用。若该 Contact单元称为P型Contact，由4个层次构成，则该四个层次分别为：_________，_________, _________, ___________. active, P+ diffusion, contact, metal. 15.CMOS工艺中，之所以要将衬底或井接到电源或地上，是因为 ___________________________________。报证PN结反偏，使MOS器件能够正常工 作。 16.版图验证主要包括三方面：________，__________，__________; 完成该功能的 Cadence工具主要有（列举出两个）：_________，_________。DRC, LVS, ERC, Diva, Dracula 17.造成版图不匹配的因数主要来自两个方面：一是制造工艺引起的，另一个是 __________;后者又可以进一步细分为两个方面：_______________， _____________。片上环境波动，温度波动，电压波动。 18.DRC包括几种常见的类型，如最大面积（Maximum Dimension），最小延伸（Minimum Extension），此外还有_________，_________，_________。最小间距，最小宽度，最小包围（Minimum Enclosure）。 19.减少天线效应的三种方法有：____________，____________，__________。插入二 极管，插入缓冲器，Jumper (或者，通过不同的金属层绕线)。 20.由于EDA工具的不统一，出现了各种不同的文件格式，如LEF, DEF等，业界公认 的Tape out的文件格式为 _______，它不可以通过文本编辑器查看，因为它是
集成电路版图设计师职业标准(试行)
集成电路版图设计师职业标准（试行） 一.、职业概况 1.1 职业名称集成电路版图设计师 1.2 职业定义 通过EDA 设计工具，进行集成电路后端的版图设计和验证，最终产生送交供集成电路制造用的GDSII 数据。 1.3 职业等级本职业共设四个等级，分别是版图设计员（职业资格四级）、助理版图设计师（职业资格三级）、版图设计师（职业资格二级）、高级版图设计师（职业资格一级）。 1.4 职业环境条件室内、常温 1.5 职业能力特征具有良好的电脑使用基础与较强的外语阅读能力；具备一定的半导体微电子基础理论。具有很强的学习能力。 1.6 基本文化程度理工科高等专科学历。 1.7 培训要求 1.7.1 培训期限全日制职业学校教育：根据其培养目标和教学计划确定。晋级培训 期限：版图设计员不少于240 标准学时；助理版图设计师不少于 240 标准学时；版图设计师不少于200 标准学时；高级版图设计师不少于180标准学时。 1.8 鉴定要求 1.8.1 适用对象从事或准备从事集成电路版图设计的人员。 1.8.2 申报条件以上各等级申报条件均参照“关于职业技能鉴定申报条件的暂行规 定” 1.8.3 鉴定方式分为理论知识考试和技能操作考核。技能操作考核采用上机实际操作 方式， 由3－ 5 名考评员组成考评小组，根据考生现场操作表现及实际操作输出结果，按统一标准评定得分。两项鉴定均采用100分制，皆达60 分及以上者为合格。 1.8.4 考评人员与考生 理论知识考试：平均15 名考生配一名考评员。技能操作考核：平均5－8 名考生配 1 名考评员。 1.8.5 鉴定时间 理论知识考试：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 技能操作考核：设计员、助理设计师90 分钟，设计师、高级设计师120分钟。 1.8.6 鉴定场地设备用于理论知识考试的标准教室；用于操作技能考试的场所：具有EDA 设计平台和网络教学系统等设备和软件，不少于20 个考位。
集成电路版图设计报告
北京工业大学集成电路板图设计报告 姓名：张靖维 学号：12023224 2015年 6 月 1日
目录 目录 (1) 1 绪论 (2) 1.1 介绍 (2) 1.1.1 集成电路的发展现状 (2) 1.1.2 集成电路设计流程及数字集成电路设计流程 (2) 1.1.3 CAD发展现状 (3) 2 电路设计 (4) 2.1 运算放大器电路 (4) 2.1.1 工作原理 (4) 2.1.2 电路设计 (4) 2.2 D触发器电路 (12) 2.2.1 反相器 (12) 2.2.2 传输门 (12) 2.2.3 与非门 (13) 2.2.4 D触发器 (14) 3 版图设计 (15) 3.1 运算放大器 (15) 3.1.1 运算放大器版图设计 (15) 3.2 D触发器 (16) 3.2.1 反相器 (16) 3.2.2 传输门 (17) 3.2.3 与非门 (17) 3.2.4 D触发器 (18) 4 总结与体会 (19)
1 绪论 随着晶体管的出现，集成电路随之产生，并极大地降低了电路的尺寸和成本。而由于追求集成度的提高，渐渐设计者不得不利用CAD工具设计集成电路的版图，这样大大提高了工作效率。在此单元中，我将介绍集成电路及CAD发展现状，本次课设所用EDA工具的简介以及集成电路设计流程等相关内容。 1.1介绍 1.1.1集成电路的发展现状 2014年，在国家一系列政策密集出台的环境下，在国内市场强劲需求的推动下，我国集成电路产业整体保持平稳较快增长，开始迎来发展的加速期。随着产业投入加大、技术突破与规模积累，在可以预见的未来，集成电路产业将成为支撑自主可控信息产业的核心力量，成为推动两化深度融合的重要基础。、 1.1.2集成电路设计流程及数字集成电路设计流程 集成电路设计的流程一般先要进行软硬件划分，将设计基本分为两部分：芯片硬件设计和软件协同设计。芯片硬件设计包括：功能设计阶段，设计描述和行为级验证，逻辑综合，门级验证（Gate-Level Netlist Verification），布局和布线。模拟集成电路设计的一般过程：电路设计，依据电路功能完成电路的设计；.前仿真，电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真；版图设计（Layout），依据所设计的电路画版图；后仿真，对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设
集成电路版图设计论文
集成电路版图设计 班级12级微电子姓名陈仁浩学号2012221105240013 摘要：介绍了集成电路版图设计的各个环节及设计过程中需注意的问题，然后将IC版图设计与PCB版图设计进行对比，分析两者的差异。最后介绍了集成电路版图设计师这一职业，加深对该行业的认识。 关键词: 集成电路版图设计 引言: 集成电路版图设计是实现集成电路制造所必不可少的设计环节，它不仅关系到集成电路的功能是否正确，而且也会极大程度地影响集成电路的性能、成本与功耗。近年来迅速发展的计算机、通信、嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路掩模版图的精心设计。一个优秀的掩模版图设计者对于开发超性能的集成电路是极其关键的。 一、集成电路版图设计的过程 集成电路设计的流程：系统设计、逻辑设计、电路设计（包括：布局布线验证）、版图设计版图后仿真（加上寄生负载后检查设计是否能够正常工作）。集成电路版图设计是集成电路从电路拓扑到电路芯片的一个重要的设计过程，它需要设计者具有电路及电子元件的工作原理与工艺制造方面的基础知识，还需要设计者熟练运用绘图软件对电路进行合理的布局规划，设计出最大程度体现高性能、低功耗、低成本、能实际可靠工作的芯片版图。集成电路版图设计包括数字电路、模拟电路、标准单元、高频电路、双极型和射频集成电路等的版图设计。具体的过程为： 1、画版图之前，应与IC 工程师建立良好沟通在画版图之前，应该向电路设计者了解PAD 摆放的顺序及位置，了解版图的最终面积是多少。在电路当中，哪些功能块之间要放在比较近的位置。哪些器件需要良好的匹配。了解该芯片的电源线和地线一共有几组，每组之间各自是如何分布在版图上的？ IC 工程师要求的工作进度与自己预估的进度有哪些出入？ 2、全局设计：这个布局图应该和功能框图或电路图大体一致,然后根据模块的面积大小进行调整。布局设计的另一个重要的任务是焊盘的布局。焊盘的安排要便于内部信号的连接，要尽量节省芯片面积以减少制作成本。焊盘的布局还应该便于测试，特别是晶上测试。 3、分层设计：按照电路功能划分整个电路，对每个功能块进行再划分，每一个模块对应一个单元。从最小模块开始到完成整个电路的版图设计，设计者需要建立多个单元。这一步就是自上向下的设计。 4、版图的检查： （1）Design Rules Checker 运行DRC，DRC 有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查。程序就按照规则检查文件运行，发现错误时，会在错误的地方做出标记，并且做出解释。
集成电路版图设计笔试面试大全
集成电路版图设计笔试面试大全 1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 , 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula 拽可乐(DIVA),等软件进行IC版图 绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底(低电阻率)上外延一层轻掺杂的外延层P-(高电阻率)防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。
6. 你认为如何能做好一个版图,或者做一个好版图需要注意些什么需要很仔细的回答～答:一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对单元以及内部信号的干扰。模块间摆放时要配合压焊点的分布，另外对时钟布线要充分考虑时延，不同的时钟信号布线应尽量一致，以保证时钟之间的同步性问题。而信号的走线要完全对称以克服外界干扰。 二(电源线和地线的布局问题
《超大规模集成电路设计》考试习题(含答案)完整版分析
1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？ 集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI） 划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗 芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路 芯片内部电路受干扰小,电路可简化. 5.优越的可靠性 采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期 一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？ 互连线的要求 低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化） 与器件之间的接触电阻低 长期可靠工作 可能的互连线材料 金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）
集成电路版图设计软件LASI使用指南
集成电路版图设计软件----Lasi操作指南 梁竹关 云南大学信息学院电子工程系，zhgliang@https://www.360docs.net/doc/8416442752.html, 1 概述 Lasi是一个集成电路版图设计的软件，可以应用它来画出集成电路原理图、设计集成电路的版图。该软件支持层次设计的思想，上层设计目标可以调用下层设计好的对象，通过一级级（RANK）调用，最终设计出庞大复杂的集成电路版图。 一、软件功能模块 1、设置 （1）不同的图案代表不同物质层 （2）几何尺寸设置 2、输入图案 3、编辑图案 4、设计规则检查（DRC）检查 5、电气规则检查（ERC）LVS 6抽取电路及参数（用于后仿真） 二、下载与安装 进入网址https://www.360docs.net/doc/8416442752.html,/，发现LASI，如图2.1所示，点击它。 图2.1 LASI下载地址 下载后，双击图标LASI进行安装，如图2.2所示。
接着根据提示安装。 图2.3 安装步骤之一 安装成功后，在安装路径下新建一个子目录，并把图2.4所示的选项Copy到该子目录下， 并把Rules文件夹中的文件copy到该子目录下。
图2.4 copy文件三、按键与功能 （一）屏幕上方按键 1、视图 2、编辑 3、系统功能 （二）屏幕右方按键 四、图形文字输入与编辑 （一）图形文字输入
图3.1 Lasi及Attr的界面 如上图3.1所示Menu1和Menu2（按鼠标右键可以在Menu1和Menu2之间选择）提供图形文字输入及编辑等的按键。 1、用Attr按键设置表示器件和互联线的图形 设计集成电路版图时采用一些不同颜色、不同尺寸、不同填充线条的方框代表管子和边线，利用Attr选项可以改变各个表示层的颜色、大小、填充线条。如图3.1所示，CONT表示管子与METAL 1的连接孔。当打开Attr时，选中CONT后，用color选项改变表示CONT的方框颜色，用Fill改变CONT的填充线条类型，用Dash选项改变CONT方框边的线条类型。 PWEL表示P阱工艺中的P阱 NWEL表示N阱工艺中的N阱 ACTV表示有源区 PSEL表示P掺杂区 NSEL表示N掺杂区 POL1表示多晶硅，用做栅极； MET1表示第一层金属 VIA1表示第一层金属与第二层金属之间的连接孔 MET2表示第二层金属 假如Attr界面中的每一层物质层出现的都是0值，如下图3.2所示，用import选项把Lasi 包中给的版图或电路图拉到Lasi程序运行窗口中来就可以。
使用集成电路的基本知识详细版
文件编号：GD/FS-8265 （安全管理范本系列） 使用集成电路的基本知识 详细版 In Order To Simplify The Management Process And Improve The Management Efficiency, It Is Necessary To Make Effective Use Of Production Resources And Carry Out Production Activities. 编辑：_________________ 单位：_________________ 日期：_________________
使用集成电路的基本知识详细版 提示语：本安全管理文件适合使用于平时合理组织的生产过程中，有效利用生产资源，经济合理地进行生产活动，以达到实现简化管理过程，提高管理效率，实现预期的生产目标。，文档所展示内容即为所得，可在下载完成后直接进行编辑。 1．集成电路型号的识别 要全面了解一块集成电路的用途、功能、电特性，那必须知道该块集成电路的型号及其产地。电视、音响、录像用集成电路与其它集成电路一样，其正面印有型号或标记，从而根据型号的前缀或标志就能初步知道它是那个生产厂或公司的集成电路，根据其数字就能知道属哪一类的电路功能。例如 AN5620，前缀AN说明是松下公司双极型集成电路，数字“5620”前二位区分电路主要功能，“56”说明是电视机用集成电路，而70～76属音响方面的用途，30～39属录像机用电路。详细情况请
参阅部分生产厂集成电路型号的命名，但要说明，在实际应用中常会出现A4100，到底属于日立公司的HA、三洋公司的LA、日本东洋电具公司的BA、东芝公司的TA、南朝鲜三星公司的KA、索尼公司的CXA、欧洲联盟、飞利浦、莫托若拉等国的TAA、TCA、TDA的哪一产品？一般来说，把前缀代表生产厂的英文字母省略掉的集成路，通常会把自己生产厂或公司的名称或商标打印上去，如打上SONY，说明该集成电路型号是CXA1034，如果打上SANYO，说明是日本三洋公司的LA4100，C1350C 一般印有NEC，说明该集成电路是日本电气公司生产的uPC1350C集成电路。 有的集成电路型号前缀连一个字母都没有，例如东芝公司生产的KT－4056型存储记忆选台自动倒放
集成电路版图设计电路设计微电子工艺IC芯片笔试面试题目-----超全了
如对您有帮助，请购买打赏，谢谢您！ 集成电路设计基础（工艺、版图、流程、器件） 1、什么叫Latchup，如何预防闩锁效应?（仕兰、科广试题） Q1为一纵向PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一横向的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell是nwell的寄生电阻；Rsub是substrate电阻。 以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT 处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时Latch up不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路，Latch up由此而产生。 产生Latch up 的具体原因： ? 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。 ? 当I/O的信号变化超出VDD-GND（VSS）的范围时，有大电流在芯片中产生，也会导致SCR的触发。 ? E SD静电加压，可能会从保护电路中引入少量带电载子到well或substrate中，也会引起SCR的触发。 ? 当很多的驱动器同时动作，负载过大使power和gnd突然变化，也有可能打开SCR的一个BJT。 ? Well 侧面漏电流过大。 消除“Latch-up”效应的方法： 版图设计时： ①为减小寄生电阻Rs和Rw，版图设计时采用双阱工艺、多增加电源和地 接触孔数目，加粗电源线和地线，对接触进行合理规划布局，减小有害 的电位梯度； ②避免source和drain的正向偏压； ③使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos并接 VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止载流子到达BJT的基极。如果可能，可再增加两圈ring； ④Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub 的阻值； ⑤使nmos尽量靠近GND，pmos尽量靠近VDD，保持足够的距离在pmos 和nmos之间以降低引发SCR的可能； ⑥除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈 guard ring； ⑦I/O处尽量不使用pmos(nwell)。 工艺设计时： 降低寄生三极管的电流放大倍数：以N阱CMOS为例，为降低两晶体管的放大倍数，有效提高抗自锁的能力，注意扩散浓度的控制。为减小寄生PNP管的寄生电阻Rs，可在高浓度硅上外延低浓度硅作为衬底，抑制自锁效应。工艺上采用深阱扩散增加基区宽度可以有效降低寄生NPN管的放大倍数； 具体应用时：使用时尽量避免各种串扰的引入，注意输出电流不易过大。 器件外部的保护措施?低频时加限流电阻（使电源电流<30mA）?尽量减小电路中的电容值。（一般C<0.01μF）
集成电路版图设计调查报告
关于IC集成电路版图设计的调查报告 IC版图设计是指将前端设计产生的门级网表通过EDA设计工具进行布局布线和进行物理验证并最终产生供制造用的GDSII数据的过程，简单来说，是将所设计的电路转化为图形描述格式，即设计工艺中所需要的各种掩模板，而掩模板上的几何图形包括如下几层：n阱、有源区、多晶硅、n+和p+注入、接触孔以及金属层。 一. 版图设计流程 集成电路从60年代开始,经历了小规模集成,中规模集成,大规模集成,到目前的超大规模集成。单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。在整个设计过程中,版图(layout)设计或者称作物理设计(physical design)是其中重要的一环。他是把每个原件的电路表示转换成集合表示,同时,元件间连接的线网也被转换成几何连线图形。概括说来，对于复杂的版图设计,一般分成若干个子步骤进行: 1.模块划分。为了将处理问题的规模缩小,通常把整个电路划分成若干个模块。版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。 2.布局布线。布局图应该和功能框图或者电路图大体一致，然后根据各个模块的面积大小进行调整，接着完成模块间的互连,并进一步优化布线结果。 3.版图压缩。压缩是布线完成后的优化处理过程，试图进一步减小芯片的占用面积。 4.版图检查。版图检查主要包括三个部分：1. Design Rules Checker（DR C）。DRC有识别能力，能够进行复杂的识别工作，在生成最终送交的图形之前进行检查，程序就会按照规则检查文件运行，发现错误时，会在错误的地方做出标记与解释。2. Electrical Rules Checker（ERC），它是用来检查线路短路，线路开路以及floating结点。ERC检查短路错误后，会将错误提示局限在最短的连接通路上。3. Layout Versus Schematic（LVS），LVS比较IC版图和原理图，报告版图连接和原理图的不一致，并进行修改直到版图与电路图完全一致为止。 5.版图修改。此时的工作主要包括检查Label是否正确，label所选的lay er是否正确；Power & Ground连接是否有问题，得到的files是否确实可靠，检查netlist中器件类型的命名是否规范等。
模拟集成电路基础知识整理
当GS V 恒定时，g m 与DS V 之间的关系 当DS V 恒定时，g m 、DS I 与GS V 之间的关系 通过对比可以发现，DS V 恒定时的弱反型区、强反型区、速度饱和区分别对应于当GS V 恒定时的亚阈值区、饱和区、线性区（三极管区）。 跨导g m 在线性区（三极管区）与DS V 成正比，饱和区与GS TH V V -成正比 DS g GS TH V V - 饱和区的跨导
NMOS 1、截止区条件：GS TH V V < 2、三极管区（线性区）条件：TH GD V V < 电压电流特性：()21 2DS n GS TH DS DS W I Cox V V V V L μ?????=-?- 3、饱和区条件：TH GD V V > 电压电流特性：()2 1 (1)2DS n GS TH DS W I Cox V V V L μλ= -+ 4、跨导: 就是小信号分析中的电流增益，D GS dI gm dV = () n GS TH W gm Cox V V L μ=- gm =2DS GS TH I gm V V = - 5、输出电阻就是小信号分析中的r0：10DS r I λ≈ PMOS 1、截止区GS THp V V > 2、三极管区（线性区）条件：THP DG V V < 电压电流特性：()21 2DS p GS TH DS DS W I Cox V V V V L μ?????=-? - 3、饱和区条件：THP DG V V > 电压电流特性：()2 1 (1)2DS p GS TH DS W I Cox V V V L μλ= -- 4、跨导和输出电阻与NMOS 管一样
集成电路基础工艺和版图设计测试试卷
集成电路基础工艺和版图设计测试试卷 （考试时间：60分钟，总分100分） 第一部分、填空题（共30分。每空2分） 1、NMOS是利用电子来传输电信号的金属半导体；PMOS是利用空穴来传输电信号的金属半导体。 2、集成电路即“IC”，俗称芯片，按功能不同可分为数字集成电路和模拟集成电路，按导电类型不同可分为 双极型集成电路和单极型集成电路，前者频率特性好，但功耗较大，而且制作工艺复杂，不利于大规模集成；后者工作速度低，但是输入阻抗高、功耗小、制作工艺简单、易于大规模集成。 3、金属(metal)—氧化物(oxid)—半导体(semiconductor)场效应晶体管即MOS管，是一个四端有源器件，其四端分别是栅 极、源极、漏极、背栅。 4、集成电路设计分为全定制设计方法和半定制设计方法，其中全定制设计方法又分为基于门阵列和标准单元 的设计方法，芯片利用率最低的是基于门阵列的设计方法。 第二部分、不定项选择题（共45分。每题3分，多选，错选不得分，少选得1分） 1、在CMOS集成电路中，以下属于常用电容类型的有（ABCD） A、MOS电容 B、双层多晶硅电容 C、金属多晶硅电容 D、金属—金属电容 2、在CMOS集成电路中，以下属于常用电阻类型的有（ABCD） A、源漏扩散电阻 B、阱扩散电阻 C、沟道电阻 D、多晶硅电阻 3、以下属于无源器件的是（CD ） A、MOS晶体管 B、BJT晶体管 C、POL Y电阻 D、MIM电容 4、与芯片成本相关的是（ABC） A、晶圆上功能完好的芯片数 B、晶圆成本 C、芯片的成品率 D、以上都不是 5、通孔的作用是（AB ） A、连接相邻的不同金属层 B、使跳线成为可能 C、连接第一层金属和有源区 D、连接第一层金属和衬底 6、IC版图的可靠性设计主要体现在（ABC）等方面，避免器件出现毁灭性失效而影响良率。 A、天线效应 B、闩锁（Latch up） C、ESD(静电泄放)保护 D、工艺角（process corner）分析 7、减小晶体管尺寸可以有效提高数字集成电路的性能，其原因是（AB） A、寄生电容减小，增加开关速度 B、门延时和功耗乘积减小 C、高阶物理效应减少 D、门翻转电流减小 8、一般在版图设计中可能要对电源线等非常宽的金属线进行宽金属开槽，主要是抑制热效应对芯片的损害。下面哪些做法符合宽金属开槽的基本规则？（ABCD） A、开槽的拐角处呈45度角，减轻大电流密度导致的压力 B、把很宽的金属线分成几个宽度小于规则最小宽度的金属线 C、开槽的放置应该总是与电流的方向一致 D、在拐角、T型结构和电源PAD区域开槽之前要分析电流流向 9、以下版图的图层中与工艺制造中出现的外延层可能直接相接触的是（AB）。 A、AA（active area） B、NW（N-Well） C、POLY D、METAL1
集成电路版图设计_实验三习题
实验三： 1、反相器直流工作点仿真 1）偏置电压设置：Vin=1V；Vdd=2V； 2）NMOS沟道尺寸设置：Wnmos= ；Lnmos= ； 3）PMOS沟道尺寸设置：设置PMOS的叉指数为3，每个叉指的宽度为变量wf；这样Wpmos=3*wf；设置wf=Wnmos；Lpmos= ； 4）直流工作点仿真结果：Ids= ；Vout= ；NMOS工作在工作区域；PMOS 工作在工作区域；该反相器的功耗为； 2、反相器直流工作点扫描设置 1）偏置电压设置：Vin=1V；Vdd=2V； 2）在直流仿真下设置Wnmos= ；Lnmos= ；扫描参数为PMOS的叉指宽度wf，扫描范围为到；扫描步长为；仿真输出wf为横坐标、Vout为纵坐标的波形曲线； 观察wf对Vout的影响； 3）在上述步骤的基础上，记录输出电压Vout=1V时对应的PMOS的叉指宽度wf= ； 3、扫描反相器的直流电压转移特性 1）在上述步骤的基础上，记录Ids= ；该反相器的功耗Pdc= ； 2）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Vout为纵坐标的波形曲线；观察Vin对Vout的转移特性；结合理论分析在转移特性曲线上标出A、B、C、D、E五个工作区域； 3）扫描参数为Vin，扫描电压范围为到；扫描步长为；仿真输出Vin为横坐标、Ids为纵坐标的波形曲线；观察Vin对Ids的转移特性；结合理论分析反相器的静态功耗和动态功耗； 4、仿真反相器的瞬态特性 1）为反相器设置负载电容为； 2）设置Vin为Vpluse信号源，高电平为；低电平为；Rise time= ；Fall time= ； 周期为； 3）设置瞬态仿真stop time= ；step= ；maxstep= ； 4）观察仿真结果，该反相器的传输延迟= ；
集成电路设计导论
集成电路设计与硅设计链概述 中关村益华软件技术学院陈春章艾霞李青青 摘要：当代计算机、电子通讯和各种多媒体技术需求的迅速发展，使得集成电路的设计规模已从几个晶体管发展到今天千万门的逻辑电路的设计，设计的复杂性也与日剧增，设计分工也渐趋明确。过去的五十年，集成电路产业经历了一次次的工艺技术革命和设计方法学的演变，逐渐形成了较为成熟的产业结构。以ASIC与SoC数字集成电路为例，芯片的设计往往依赖于IP厂商，晶圆生产商，设计库提供商及 EDA厂商的相互合作配合才能实现，本文拟对这样的合作配合模式-- 集成电路硅设计链和它的发展特点作一介绍。 IC Design and Silicon Design Chain Abstract: The demand and their rapid development of computers, electronic communication, and variety consumer & multimedia products have led to the IC design sizes from a few tens of transistors to one hundred million gates. The IC design itself has become more complex, the classification of design methods is becoming clearer. Due to the advancement of process technology and design methodology in the past half centuries, the infrastructure of IC industry has become mature. For successful design of an ASIC/SoC chip, it may rely on the close collaboration between the foundry, the library vendor, the IP provider and the EDA support. This short article introduces such collaboration model, namely, the silicon design chain and its evolving features. 1． IC设计概述 集成电路（IC）的发展从小规模集成电路（晶体管级），中、大规模集成电路（LSI）设计，到含几十万门逻辑电路的超大规模集成电路（VLSI）设计，直至当代数百万至数千万门逻辑电路的ASIC或SoC设计。集成电路设计也逐渐演变成集成系统设计。IC规模的增大，速度的提高都是建立在工艺进步的基础之上，制造工艺从微米级快速发展到亚微米级（sub-micron，即< 1 um）、深亚微米级(deep sub-micron, DSM)，而今已实现了65纳米（nm）制造工艺及产品的实现。20世纪末先进的0.25um工艺到了21世纪将会逐渐被认为是过时的技术。由于复杂的IC从设计到实现会滞后于工艺的发展，所以工程技术人员奋力于研究先进的设计工具、设计平台和设计方法，尤其注重于与晶圆生产商，设计库提供商，IP厂商及EDA厂商的合作配合。 集成电路设计按照其处理信号的特征可分为数字集成电路、模拟集成电路和数模混合集成电路设计。数字集成电路首选代表为CPU芯片和当代的ASIC/SoC芯片等，数模电路则主要用于通讯和无线传输电路，模拟电路主要应用于传输接口部分以及射频电路。 本文系根据作者于2004年9月28日为北京工业大学电子信息与控制工程学院研究生演讲整理扩充而成。
电子元件基础认识第三章：各种集成电路简介
电子元件基础认识第三章：各种集成电路简介 电子元件基础认识(三) ［作者：华益转贴自：本站原创点击数：7832 更新时间：2005-3-27 文章录入：华益］ 第三章：各种集成电路简介 第一节三端稳压IC ? ? 电子产品中常见到的三端稳压集成电路有正电压输出的78××系列和负电压输出的79××系列。故名思义，三端IC是指这种稳压用的集成电路只有三条引脚输出，分别是输入端、接地端和输出端。它的样子象是普通的三极管，TO-220的标准封装，也有9013样子的TO-92封装。 ? ? 用78/79系列三端稳压IC来组成稳压电源所需的外围元件极少，电路内部还有过流、过热及调整管的保护电路，使用起来可靠、方便，而且价格便宜。该系列集成稳压IC型号中的78或79后面的数字代表该三端集成稳压电路的输出电压，如7806表示输出电压为正6V，790 9表示输出电压为负9V。 ? ? 78/79系列三端稳压IC有很多电子厂家生产，80年代就有了，通常前缀为生产厂家的代号，如TA7805是东芝的产品，AN7909是松下的产品。（点击这里，查看有关看前缀识别集成电路的知识） ? ? 有时在数字78或79后面还有一个M或L，如78M12或79L24，用来区别输出电流和封装形式等，其中78L调系列的最大输出电流为10 0mA， 78M系列最大输出电流为1A，78系列最大输出电流为1．5A。它的封装也有多种，详见图。塑料封装的稳压电路具有安装容易、价格低廉等优点，因此用得比较多。 79系列除了输出电压为负。引出脚排列不同以外，命名方法、外形等均与78系列的相同。 ? ? 因为三端固定集成稳压电路的使用方便，电子制作中经常采用，可以用来改装分立元件的稳压电源，也经常用作电子设备的工作电源。电路图如图所示。 ? ? 注意三端集成稳压电路的输入、输出和接地端绝不能接错，不然容易烧坏。一般三端集成稳压电路的最小输入、输出电压差约为2V，否则不能输出稳定的电压，一般应使电压差保持在4-5V，即经变压器变压，二极管整流，电容器滤波后的电压应比稳压值高一些。 ? ? 在实际应用中，应在三端集成稳压电路上安装足够大的散热器（当然小功率的条件下不用）。当稳压管温度过高时，稳压性能将变差，
集成电路版图设计报告
集成电路版图设计实验报告 班级：微电子1302班 学号：1306090226 姓名：李根 日期：2016年1月10日
一：实验目的： 熟悉IC设计软件Cadence Layout Editor的使用方法，掌握集成电路原理图设计，原理图仿真以及版图设计的流程方法以及技巧。 二：实验内容 1.Linux常用命令及其经典文本编辑器vi的使用 ①：了解Linux操作系统的特点。 ②：熟练操作如何登录、退出以及关机。 ③：学习Linux常用的软件以及目录命令。 ④：熟悉经典编辑器vi的基本常用操作。 2.CMOS反相器的设计和分析 ①：进行cmos反相器的原理图设计。 ②：进行cmos反相器的原理图仿真。 ③：进行cmos反相器的版图设计。 3.CMOS与非门的设计和分析 ①：进行cmos与非门的原理图设计。 ②：进行cmos与非门的原理图仿真。 ③：进行cmos与非门的版图设计 4.CMOS D触发器的设计和分析 ①：进行cmosD触发器的原理图设计。 ②：进行cmosD触发器的原理图仿真。 ③：进行cmosD触发器的版图设计。 5.对以上的学习进行总结 ①：总结收获学习到的东西。 ②：总结存在的不足之处。 ③：展望集成电路版图设计的未来。 三：实验步骤（CMOS反相器） 1.CMOS反相器原理图设计 内容：首先建立自己的Library，建立一个原理图的cell，其次进行原理图通过调用库里面的器件来绘制原理图，然后进行检错及修正，具体操作如下：在Terminal视窗下键入icfb，打开CIW； Tool→Library Manager； File→New→Library； 在name栏填上Library名称； 选择Compile a new techfile； 键入～/0.6um.tf； File→New→Cell view,在cell name键入inv，tool选择schematic，单击OK； 点击Schematic视窗上的指令集Add→Instance，出现Add Instance视窗； 通过Browse analogLib库将要用到的元件添加进来；
集成电路版图设计笔试面试大全整理
1. calibre语句 2. 对电路是否了解。似乎这个非常关心。 3. 使用的工具。 熟练应用UNIX操作系统和L_edit，Calibre, Cadence, Virtuoso, Dracula拽可乐（DIVA）,等软件进行IC版图绘制和DRC，LVS，ERC等后端验证 4. 做过哪些模块 其中主要负责的有Amplifier，Comparator，CPM，Bandgap，Accurate reference，Oscillator，Integrated Power MOS，LDO blocks 和Pad，ESD cells以及top的整体布局连接 5. 是否用过双阱工艺。 工艺流程见版图资料 在高阻衬底上同时形成较高的杂质浓度的P阱和N阱，NMOS、PMOS分别做在这两个阱中，这样可以独立调节两种沟道MOS管的参数，使CMOS电路达到最优特性，且两种器件间距离也因采用独立的阱而减小，以适合于高密度集成，但是工艺较复杂。 制作MOS管时，若采用离子注入，需要淀积Si3N4，SiO2不能阻挡离子注入，进行调沟或调节开启电压时，都可以用SiO2层进行注入。 双阱CMOS采用原始材料是在P+衬底（低电阻率）上外延一层轻掺杂的外延层P-（高电阻率）防止latch-up效应(因为低电阻率的衬底可以收集衬底电流)。 N阱、P阱之间无space。 6. 你认为如何能做好一个版图？或者做一个好版图需要注意些什么需要很仔细的回答！ 答：一，对于任何成功的模拟版图设计来说，都必须仔细地注意版图设计的floorplan，一般floorplan 由设计和应用工程师给出，但也应该考虑到版图工程师的布线问题，加以讨论调整。总体原则是 模拟电路应该以模拟信号对噪声的敏感度来分类。例如，低电平信号节点或高阻抗节点，它们与输入信号典型相关，因此认为它们对噪声的敏感度很高。这些敏感信号应被紧密地屏蔽保护起来，尤其是与数字输出缓冲器隔离。高摆幅的模拟电路，例如比较器和输出缓冲放大器应放置在敏感模拟电路和数字电路之间。数字电路应以速度和功能来分类。显而易见，因为数字输出缓冲器通常在高速时驱动电容负载，所以应使它离敏感模拟信号最远。其次，速度较低的逻辑电路位于敏感模拟电路和缓冲输出之间。注意到敏感模拟电路是尽可能远离数字缓冲输出，并且最不敏感的模拟电路与噪声最小的数字电路邻近。 芯片布局时具体需考虑的问题，如在进行系统整体版图布局时，要充分考虑模块之间的走线，避免时钟信号线对