用于12_5Gbit_sSerDes系统锁相环倍频器设计_茅俊伟

集成电路设计、制造与应用Design ，櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶

Manufacturing and Applications of IC

DOI ：10．3969/j．issn．1003－353x．2012．12．004

E-mail ：eric8855@126．com

用于12.5Gbit /s SerDes 系统锁相环倍频器设计

茅俊伟，冯军，窦建华，章丽，李伟

（东南大学射频与光电集成电路研究所，南京210096）

摘要：采用0.18μm CMOS 工艺设计了一款6.25GHz 锁相环倍频器，该倍频器适用于12.5Gbit /s 半速率复接的串行器/解串器（SerDes ）发射系统。该锁相环倍频器不仅为SerDes 发射系统提供6.25GHz 的时钟，也为系统提供1.25GHz 占空比1?4的时钟。设计中鉴频鉴相器采用真单相时钟（TSPC ）触发器，电荷泵采用电流舵结构，压控振荡器采用三级双延时环路结构，20分频器中的高速五分频采用源极耦合场效应晶体管逻辑（SCFL ）触发器、低速四分频采用TSPC 触发器。电路芯片面积为0.492mm ?0.668mm 。测试结果显示，锁相环的锁定范围为4.78 6.6GHz ，在1.8V 电源电压下核心电路的功耗为67.5mW 。当锁相环工作在6.25GHz 时，10MHz 频偏处相位噪声为－98.5dBc /Hz ，峰峰抖动为15ps ，均方根（RMS ）抖动为3.5ps 。

关键词：串行器/解串器（SerDes ）；锁相环倍频器；分频器；SCFL 触发器；真单相时钟（TSPC ）

中图分类号：TN4；TN771

文献标识码：A

文章编号：1003－353X （2012）12－0918－05

Design of PLL Frequency Multiplier Applied to

12.5Gbit /s SerDes System

Mao Junwei ，Feng Jun ，Dou Jianhua ，Zhang Li ，Li Wei

（Institute of RF-＆OE-ICs ，Southeast University ，Nanjing 210096，China ）

Abstract ：A 6.25GHz phase-locked loop （PLL ）frequency multiplier was designed in 0.18μm CMOS process．The frequency multiplier was applied to the 12.5Gbit /s half-rate serializer /deserializer （SerDes ）transmitter system．The frequency multiplier provides 6.25GHz clock and 1.25GHz clock with 1?4duty cycle for the system．The true single phase clock （TSPC ）flip-flop was applied to the phase frequency detector （PFD ）．The current-steering structure was applied to the charge pump．The three-stage dual-path delay structure was applied to the voltage controlled oscillator （VCO ）．And in the 20divider ，the source coupled fet logic （SCFL ）flip-flop was applied to the high-speed divided-by-5frequency divider while the TSPC flip-flop was applied to the low-speed divided-by-4frequency divider．The area of the chip is 0.492mm ?0.668mm．The tested results show that the PLL operates from 4.78GHz to 6.6GHz and its core circuit consumes 67.5mW at 1.8V supply voltage．When the PLL operating frequency is 6.25GHz ，the circuit achieves a phase noise of －98.5dBc /Hz at 10MHz offset and the output peak-to-peak jitter is 15ps while the output RMS jitter is 3.5ps．

Key words ：serializer /deserializer （SerDes ）；PLL frequency multiplier ；frequency divider ；SCFL flip-flop ；true single phase clock （TSPC ）

EEACC ：1280

茅俊伟等：用于12.5Gbit/s SerDes

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系统锁相环倍频器设计

0引言

近年来，串行器/解串器（serializer/ deserializer，SerDes）接口技术正取代传统并行接口技术成为高速接口技术的主流，广泛用于光纤通信等领域［1］。在SerDes系统中，时钟倍频器为发射模块提供时钟信号，对于采用半速率结构串行器的SerDes系统，所需的时钟频率为串行输出信号工作速率的一半。时钟倍频器电路的抖动性能很重要，决定了SerDes系统的抖动产生和抖动转移等指标要求［2］。时钟倍频器的实现方案有多种选择，本文采用的是锁相环倍频器结构，具有结构简单、抖动和功耗较小的特点［3］。本文设计采用特征频率49GHz的0.18μm CMOS工艺，目前采用该工艺的锁相环倍频器电路速度很少达到6.25GHz及以上的，大多数此类高速率的设计采用GaAs MESFET［4］，SiGe BiCMOS［5］以及Biplolar［6］工艺来实现，但是和采用CMOS工艺实现相比，其功耗都较大。

1锁相环倍频器结构设计

12.5Gbit/s SerDes系统发射模块中的10?1复接器由5?1低速复接器和半速率2?1高速复接器组成，半速率2?1高速复接器需要6.25GHz的时钟，而5?1低速复接器需要一个1.25GHz占空比1?4的时钟信号以及6.25GHz时钟信号，这个1.25GHz 占空比1?4的时钟信号通常由复接器自带的高速五分频器将6.25GHz时钟分频产生，而本文设计中这个时钟直接由锁相环倍频器提供，从而省掉了复接器中的五分频器，减小了锁相环倍频器的输出负载，同时降低了系统功耗。

本文设计的锁相环倍频器输入的参考时钟频率为312.5MHz，经20倍频后输出时钟6.25GHz。一般20分频器的设计中，对6.25GHz的时钟先四分频后五分频［7］，因为设计高速的五分频器难度较大，但是这样设计无法得到1.25GHz占空比1?4的时钟信号。所以本文设计中将五分频器放在第一级，引出五分频时钟给复接器，如图1所示。这对五分频器的工作速度提出了很高的要求，加大了设计的难度

。

图1 6.25GHz时钟倍频器的结构框图Fig.1Block diagram of6.25GHz frequency multiplier

2高速五分频器设计

本锁相环倍频器中，高速五分频器的设计是个难点，工作速度高，要求的分频范围较大，所以采用了基于源极耦合场效应晶体管逻辑（source coupled fet logic，SCFL）触发器的数字分频器设计。数字分频器中的逻辑门是分频器工作速度的瓶颈所在，所以为提高分频器的工作速度，需尽量简化逻辑门。为了产生1?4占空比的时钟信号，本文设计的五分频器的状态转换图如图2所示

。

图2五分频器的状态转换图

Fig.2State diagram of5divider

卡诺图化简后，得到D触发器的驱动方程如下

D

1

=Q

2

Q

3

（1）

D

2

=Q

3

Q

1

，D

3

=Q

2

，OUT=Q

1

（2）为了简化设计，令D1为Q2Q3，则输出端Q1与Q1互换，因此D2变为Q3Q1，OUT变为Q1，相应的五分频器结构如图3所示。

与文献［7］中五分频器相比，只用了两个与非门，减少了环路延时，提高了工作速度。

图3五分频器电路结构框图

Fig.3Block diagram of5divider

在电路设计中再将两输入与非门与SCFL触发器集成以简化电路［8］，进一步减小环路延时，增加电路工作速度。集成与非门的SCFL锁存器如图4（a）所示。普通SCFL触发器是两个如图4（b）中的锁存器级联而成。

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系统锁相环倍频器设计

图4集成与非门的SCFL触发器

Fig.4SCFL flip-flop with integrated NAND gate

由D触发器的工作情况可知，在时钟跳变时D 触发器将输入端的数据传送到输出端，所以如果要将与非门集成到D触发器中，就必须在原来锁存器的输入端加上相应的逻辑电路。比如在图4中的基本SCFL锁存器（右边的锁存器）中，如果要在Q+端实现与非功能，M

14

必须换成两个管子串接，如左边电路中M4和M4b的串接结构。因为输出差分对称，所以Q－端输出与非逻辑的非，换成等价的或非逻辑，M11应换成两管并接结构，如主电路中M3和M3b的并联结构。所以左、右电路级联即可构成集成与非门的SCFL触发器。

另外SCFL触发器设计时要注意输出信号应具有足够的摆幅，以便能驱动后级负载。

3锁相环倍频器其他模块电路设计本文中鉴频鉴相器采用真单相时钟（true single phase clock，TSPC）触发器加伪nMOS逻辑或非门的结构，如图5所示，有较高的工作速度和很低的功耗。考虑到高速性的要求，电荷泵采用电流舵结构［9］，如图6所示，结构简单，功耗较低。

图5鉴频鉴相器的电路结构

Fig.5PFD

circuit

图6电荷泵的电路结构

Fig.6Charge pump circuit

环路滤波器采用二阶低通滤波器结构。压控振荡器采用三级双延时环路结构［10］，具有很高的工作速度。其中的延时单元采用饱和型延时单元，具有较低的相位噪声。压控振荡器和延时单元的结构如图7所示

。

图7压控振荡器的结构图

Fig.7Structure diagram of VCO

4版图设计与测试结果

基于0.18μm CMOS工艺，设计了锁相环倍频器的电路版图。为了减少数字电路和模拟电路的噪声相互干扰，采用n阱隔离环进行隔离，并采用分别供电的形式。电路已流片测试，芯片尺寸为0.492mm?0.668mm，照片如图8所示。测试结果显示五分频器最高工作速率为6.9GHz，锁相环的锁定范围为4.78 6.6GHz。在输入参考时

钟图8 6.25GHz锁相环倍频器的芯片照片

Fig.8Die photograph of6.25GHz PLL frequency multiplier

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系统锁相环倍频器设计

312.5MHz时，频率稳定锁定在6.25GHz，信号频谱和相位噪声特性分别如图9（a）和（b）所示。

图9输出6.25GHz时钟信号的频谱和相位噪声Fig.9Spectrum and phase noise of output

6.25GHz clock signal 由图9（b）可见，10MHz频偏处相位噪声为－98.5dBc/Hz。图9（b）中在1kHz左右处有个凸起，经分析此处相位噪声约为

－50dBc/Hz，这说明此处相位噪声较大，需要在后续设计中加以改进，但不影响电路的正常使用。图10为输出时钟抖动测试图，峰峰抖动为15ps，RMS抖动为3.5ps。可见，锁相环有良好的抖动性能。锁相环电路的功耗为67.5mW

。

图10 6.25GHz输出时钟的抖动测试图

Fig.10Jitter test of output6.25GHz clock

表1显示了本文的锁相环倍频器和文献中的锁相环倍频器的性能对比。其中锁相环的工作频率f 和工艺特征频率f T的比值反映了设计的难度，通过对比可以发现，在该工艺下，这个锁相环倍频器达到了较高的工作频率，并且功耗较小，远小于文献［4－5］中使用其他工艺设计的功耗。

表1锁相环倍频器性能对比

Tab.1Performance comparison of PLL frequency multipliers

文献工艺截止频率

f T/GHz

工作频率

f/GHz

f/f T功耗P/mW

文献［4］0.5μm GaAs MESFET421．8 3．20．04 0．08380文献［5］0．13μm SiGe BiCMOS1038．2 20．10．08 0．19302文献［11］90nm bulk CMOS1206 110．05 0．0949．5（1．1V）文献［12］0．18μm CMOS494．10．0890文献［13］0．18μm CMOS497．6560．1524*文献［14］0．18μm CMOS49100．2039＊＊本文0．18μm CMOS496．250．1367．5

表注：*参考频率较低，所以鉴频鉴相器和电荷泵功耗较小；电源为1.5V；不需要高速五分频，所以电路功耗较低。

＊＊参考频率较低，所以鉴频鉴相器和电荷泵功耗较小；不需要高速五分频，所以电路功耗较低。

5结论

为了节省SerDes系统的整体功耗，本文中从锁相环倍频器中引出占空比1?4的五分频信号。本设计中五分频器的设计是个难点，有很高的工作速度以及较大的分频范围。基于0.18μm CMOS工艺，完成了电路设计和仿真，并流片测试。测试结果显示，该锁相环倍频器具有良好的抖动性能和较

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系统锁相环倍频器设计

低的功耗。

参考文献：

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Counterfeiting，Security and Identification Conference．

Xiamen，China，2011：157－160．

（收稿日期：2012－07－02）

作者简介：

茅俊伟（1985—），男，江苏南通人，东

南大学工学硕士，技术专长为数模混合集成电

路设计，研究方向为超高速集成电路设计；

冯军（1953—），女，江苏淮安人，博士生导师，曾参加高教出版社等出版的3本教科书的编写和翻译；发表论文10余篇，多年从事电子线路、VLSI设计和EDA实践的研究教学工作，并多次获得校级和国家级各级奖项，主要研究方向是光通信用集成电路和光电子集成电路的设计与研究；

窦建华（1985—），女，江苏泰州人，工学硕士，技术专长为数模混合集成电路设计，研究方向为超高速集成电路设计

櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶櫶

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吉时利推出经济型、可编程的5位半数字多用表

拓展数字多用表系列产品

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