数字电子技术基础习题册答案7-11

第7章 时序逻辑电路

【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均为0。 (1 )写出电路的状态方程和输出方程。

(2) 分别列出X =0和X =1两种情况下的状态转换表，说明其逻辑功能。 (3) 画出X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形。

1J 1K

C11J 1K

C1Q 1

Q 2

CP

X

Z

1

图7.1

解：

1．电路的状态方程和输出方程

n 1n

2n 11n 1Q Q Q X Q +=+ n 2

n 11n 2Q Q Q ⊕=+ CP Q Q Z 21=

2．分别列出

X =0和X =1两种情况下的状态转换表，见题表7.1所示。逻辑功能为 当X =0时，为2位二进制减法计数器；当X =1时，为3进制减法计数器。

3．X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形如图7.1(b)所示。

题表7.1

Q Q Z

图7.1(b)

【7-2】电路如图7.2所示，假设初始状态Q a Q b Q c =000。

(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。 (2) 试分析该电路构成的是几进制的计数器。

Q c

解：

1．写出驱动方程

1a a ==K J n

c

n a b b Q Q K J ?== n b n a c Q Q J = n a c Q K = 2．写出状态方程

n a 1n a Q Q =+ n a n a n a n a n c n a 1n b Q Q Q Q Q

Q Q +=+ n

c n a n c n b n a 1n b Q Q Q Q Q Q +=+

3．列出状态转换表见题表7.2，状态转换图如图7.2(b)所示。

图7.2(b)

表7.2状态转换表

CP n

a n

b

c Q Q Q 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1

6 0 0 0

n

4．由FF a 、FF b 和FF c 构成的是六进制的计数器。

【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或Q ）填入下表

解：

题表7-3

下降沿触发 由 Q 端引出进位 由Q 端引出借位

触发方式 加法计数器 减法计数器上升沿触发 由Q 端引出进位 由Q 端引出借位

【7-4】电路如图7.4(a)所示，假设初始状态Q 2Q 1Q 0=000。

1. 试分析由FF 1和FF 0构成的是几进制计数器；

2. 说明整个电路为几进制计数器。列出状态转换表，画出完整的状态转换图和CP 作用下的波形图。

1J 1K

C11J 1K

C11J 1K

C1CP

FF1FF2FF0CP

Q 0Q 2

Q 1

(a) (b) 图7.4

解：

1、由FF 1和FF 0构成的是三进制加法计数器（过程从略）

2、整个电路为六进制计数器。状态转换表（略），完整的状态转换图 和CP 作用下的波形图如下图。

CP Q0Q1

Q2

【7-5】某移位寄存器型计数器的状态转换表如表7.5所示。请在图7.5中完成该计数器的逻辑图，可以增加必要的门电路。要求：写出求解步骤、画出完整的状态转换图。（Q 3为高位）

表7.6

图7.5

解：

(1) 根据状态转换表画次态卡诺图，求出状态方程。

0001111001

0001

1000

0000

00111100

′′′′′′′′

11100111

′′′′′′′′

′′′′′′′′′′′′′′′′′′′′n 1Q n 0Q n 3Q n 2

Q n+13Q n+12Q 1Q 0

Q n+1n+1

n+1n n 310Q Q Q =； n+1n 23Q Q =； n+1n 12Q Q =； n+1n

11Q Q =

(2) 由状态方程写驱动方程。

n n 310D Q Q =； n 23D Q =； n 12D Q =； n 01D Q =

(3) 验证自启动，画完整状态转换图。 电路可自启动。

(4) 电路图如下图。

CP

【7-6】在图7.6(a)所示电路中，由D 触发器构成的六位移位寄存器输出Q 6 Q 5 Q 4 Q 3 Q 2 Q 1的初态为010100，触发器FF 的初态为0，串行输入端D SR =0。请在图7.6 (b)中画出A 、Q 及B 的波形。

移位寄存器

CP

A

B

D 6

Q 1

D SR

CP

Q

1J 1K

C1

(a) (b)

图7.6

解：波形图如图7.6(b)所示。

CP A Q B

图7.6(b)

【7-7】分析图7.7所示电路，说明它们是多少进制计数器？

1

Q D 74LS161RCO Q C Q B Q A ET EP D C B A CR LD

CP

CP

1

Q D 74LS161RCO Q C Q B Q A ET EP D C B A CR LD

CP

CP

1

1

1

(a) (b)

图7.7

解：

图(a)，状态转换顺序[Q D Q C Q B Q A ]=01234560，是7进制计数器； 图(b)，[Q D Q C Q B Q A ]=67891011121314156，是10进制计数器；

【7-8】分析图7.8所示电路的工作过程

1. 画出对应CP 的输出Q a Q d Q c Q b 的波形和状态转换图（采用二进制码的形式、 Q a 为高位）。

2. 按Q a Q d Q c Q b 顺序电路给出的是什么编码？

3. 按Q d Q c Q b Q a 顺序电路给出的编码又是什么样的？

P

C

图7.8 解：

1 状态转换图为

2按Q a Q d Q c Q b 顺序电路给出的是5421码。 3. 按Q d Q c Q b Q a 顺序电路给出的编码如下

0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000

【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。

解：答案略。

【7-9】图7.9为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它 们是多少进制的计数器。

Q Q C Q D

Q A B 74LS93

CP A

CP B P

C R 0(1)

R 0(2)Q Q C Q D

Q A B 74LS90

CP A CP B

P

C R 0(1)

R 0

(2)S 0(1)S 0(2)

(a) (b)

Q D Q C Q B Q A CP B

CP A

R 0(1)R 0(2)74LS93

CP

Q D Q C Q B Q A CP B

CP A

R 0(1)R 0(2)

74LS93

图7.9

解：

图(a)，状态转换顺序[Q D Q C Q B ]=0120，是3进制计数器； 图(b)，状态转换顺序[Q D Q C Q B ]=01230，是4进制计数器； 图(c)，是37进制计数器。

【7-11】图7.12所示为一个可变进制计数器。其中74LS138为3线/8线译码器，当S 1=1且032==S S 时，进行译码操作，即当A 2A 1A 0从000到111变化时，71~Y Y 依次被选中而输出低电平。74LS153为四选一数据选择器。试问当MN 为各种不同取值时，可组成几种不同进制的计数器？简述理由。

Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7

E 3E 2E 1

B 0B 1B 2

D 0

D 1

D 2D 3

A 0A 1S

L 74LS138

74LS1531J 1K C11J 1K C11J 1K C11J 1K C1CP

1

Q 1

Q 2

Q 3

Q 4

R

R

R

R

图7.11

解：

4个JK 触发器构成二进制加法计数器，当计数到 [Q 4Q 3Q 2Q 1]=10000时，74LS138满足使能条件，对[Q 3Q 2Q 1]的状态进行译码，译码器的输出Y 经过4选1数据选择器74LS153，在[MN ]的控制下，被选中的Y 信号，以低电平的形式对计数器清零。不同的[MN ]即可改变图7.11所示电路的计数进制，具体见下表。

M N 进制

第8章存储器

【8-1】填空

1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。磁芯存储器利用

来存储数据；而半导体存储器利用来存储数据。两者相比，前者一般容量较；而后者具有速度的特点。

2．半导体存储器按功能分有和两种。

3．ROM主要由和两部分组成。按照工作方式的不同进行分类，ROM可分为、和三种。

4．某EPROM有8条数据线，13条地址线，则存储容量为。

5．DRAM 速度SRAM，集成度SRAM。

6．DRAM是RAM，工作时（需要，不需要）刷新电路；SRAM是RAM，工作时（需要，不需要）刷新电路。

7. FIFO的中文含义是。

解：

1．正负剩磁，器件的开关状态，大，快。

2．ROM，RAM。

3．地址译码器，存储矩阵，固定内容的ROM 、PROM，EPROM三种。

4．213×8。

5．低于，高于。

6．动态，需要；静态，不需要。

7．先进先出数据存储器。

【8-2】图8.2是16×4位ROM，A3A2A1A0为地址输入，D3D2D1D0为数据输出，试分别写出D3、D2、D1和D0的逻辑表达式。

A 3A

2A 1A 0

3 2 1

地址译码器

图8.2

解：

??

?????

?

?∑=?=∑==)m(0,5,9,133

12,15)m(3,6,9,12

100D A A D D A D

【8-3】用16×4位ROM 做成两个两位二进制数相乘（A 1A 0×B 1B 0）的运算器，列出真值

表，画出存储矩阵的阵列图。 解：

图8.3

【8-4】由一个三位二进制加法计数器和一个ROM 构成的电路如图8.4(a)所示 1．写出输出F 1、F 2和F 3的表达式；

2．画出CP 作用下F 1、F 2和F 3的波形（计数器的初态为”0“）

F 1F 2F 3

CP

(a) (b)

图8.4

解：

1． ????

????=??+?+??=?+?+?=0

13012012012201212011Q Q F Q Q Q Q Q Q Q Q Q F Q Q Q Q Q Q Q F

2．

C P F1F2

F3

图8.4（b ）

【8-5】用ROM 实现全加器。

解：

0m 1m 2m 3m 4m 5m 6m 7m

图8.5

第9章可编程逻辑器件及Verilog语言

【9-1】简述CPLD与FPGA的结构特点？

解：

CPLD采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。CPLD属于粗粒结构，FPGA属于细粒结构。CPLD是基于乘积项的可编程结构，而在FPGA 中，其基本逻辑单元LE是由可编程的查找表（LUT，Look-Up Table）构成的，LUT本质上就是一个RAM。

【9-2】简述手工设计与PLD设计的流程？

解：

答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。第三步，进行正确的连线。

PLD的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在计算机上利用PLD软件通过原理图输入方式或硬件描述语言（HDL）输入方式输入逻辑设计描述，经计算机仿真验证后，下载到PLD器件中，最后再通过外部实际输入输出对设计进行验证。

【9-3】用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。

(a)

(b)

(c)

图9.4

解：

图P9.4 (a)为二选一数据选择器，图P9.4 (b) 边沿型D触发器，图P9.4 (c)为电平触发D触发器。

【9-4】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。module count(out,data,load,reset,clk);

output[7:0] out;

input[7:0] data;

input load,clk,reset;

reg[7:0] out;

always @(posedge clk)

begin

if (!reset) out = 8'h00;

else if (load) out = data;

else out = out - 1;

end

endmodule

解：

Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。module count(out,data,load,reset,clk);

output[7:0] out;

input[7:0] data;

input load,clk,reset;

reg[7:0] out;

always @(posedge clk)

begin

if (!reset) out = 8'h00;

else if (load) out = data;

else out = out - 1;

end

endmodule

【9-5】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。module yima(A,EN,Y);

output [7:0] Y;

input [2:0] A;

input EN;

reg[7:0] Y;

wire [3:0] temp={A,EN};

always

case (temp)

4'b0001 : Y=8'b00000001;

4'b1001 : Y=8'b00000010;

4'b0101 : Y=8'b00000100;

4'b1101 : Y=8'b00001000;

4'b0011 : Y=8'b00010000;

4'b1011 : Y=8'b00100000;

4'b0111 : Y=8'b01000000;

4'b1111 : Y=8'b10000000;

default : Y=8'b11111111;

endcase

endmodule

解：

3输入8输出译码器。仿真波形图见P9.5(a)，仿真电路图见P9.5(b)。

(a)仿真波形图

(b) 仿真电路图

图9.5

【9-6】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。module bianma(Y,A);

output [2:0] A;

input [7:0] Y;

reg [2:0] A;

wire [7:0] temp=Y;

always

case (temp)

8'b00000001: A=3'b000;

8'b00000010: A=3'b100;

8'b00000100: A=3'b010;

8'b00001000: A=3'b110;

8'b00010000: A=3'b001;

8'b00100000: A=3'b101;

8'b01000000: A=3'b011;

8'b10000000: A=3'b111;

default A=3'b000;

endcase

endmodule

解：

8输入3输出编码器。仿真波形图见P9.6(a)，仿真电路图见P9.6(b)。

（a）仿真波形图

(b) 仿真电路图图P9.6

【9-7】用Verilog 写出60进制计数器的程序，并进行仿真

第10章 脉冲产生及变换电路

【10-1】试计算图10.1中单稳态触发器74LS122的暂稳态时间，R ext =10k 、C ext =100nF 。

R

12345

Q

86

9

7

R int C ext R ext /C ext

A 1A 2

B 1B 2Q 14

1311V CC GND

C ext V CC

R ext

图10.1

解：

根据图中所给参数，暂稳态时间t w

t w =0.32R ext C ext =0.71010310010-9=0.32ms

【10-2】图10.2（a ）是由555定时器构成的单稳态触发电路。 1.简要说明其工作原理； 2.计算暂稳态维持时间t w

3.画出在图10.2（b ）所示输入u i 作用下的u C 和u O 的波形。

4.若u i 的低电平维持时间为15ms ，要求暂稳态维持时间t w 不变，应采取什么措施？

+5V

R 9.1k

1

234

5

67

8

555i

u 0.01F

μ1F

μu c o

u t (ms)

(ms)(ms)

5 10 25 30 45 50

u i u

(a) （b ）

图10.2

解：

1、工作原理（略）；

2、暂稳态维持时间t w =1.1RC=10ms ；

3、u c 和u o 的波形如下图：

u o

u c

t t t

u i (ms)

(ms)(ms)5 10 25 30 45 50

3.33V

4若u i 的低电平维持时间为15m s ，要求暂稳态维持时间t w 不变，可加入微分电路

【10-3】图10.3（a ）为由555定时器和D 触发器构成的电路，请问：

1．555定时器构成的是那种脉冲电路？

2．在图10.3（b ）中画出u c 、u 01、u 02的波形； 3．计算u 01和u 02的频率。

0.1 F t

u c

u u u μ

（a ） （b ）

图10.3

解：

1、555定时器构成多谐振荡器

2、u c, u o 1, u o 2的波形

u c u o 1u o 2

t t t 1.67V

3.33V

3、u o 1的频率f 1=

1

074501316..

H z ′′≈ u o 2的频率f 2=158H z

【10-4】由555定时器构成的电路如图10.4 (a)所示，其中CC 5V V =、S 4V U =。回答下列问题：

1. 说明由555定时器构成的电路名称。

2. 如果输入信号u i 如图10.4 (b)所示，画出电路输出u o 的波形。

V CC

u o

1

2

34

5678555

u i

-

+S

u i u o

(a)

(b)

图10.4

解：

1. 该电路为555定时器构成的施密特触发器。………………………..................…(3分)

2. 由电路图可知，电路的阈值电压为

TH1s 4V U U ==

TH 2s 1

2V 2

U U ==

在给定输入u i 信号条件下，电路输出u o 的波形如图10.4(b)所示。…………......…(3分)

u u o

图10.4(b)

【10-5】由555定时器构成的施密特触发器如图10.5（a ）所示。

1．在图（b ）中画出该电路的电压传输特性曲线；

2．如果输入u i 为图（c ）的波形；所示信号，对应画出输出u O 的波形； 3．为使电路能识别出u i 中的第二个尖峰，应采取什么措施？

4．在555定时器的哪个管脚能得到与3脚一样的信号，如何接法？

+6V

o

5

（a ）

i (V)

u o

(V)

t

u u

（b ） （c ）

图10.5