serdesfpga设计手册

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密级：SERDES FPGA设计手册

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注：作者兜福邮箱：，多多交流，共同进步。

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SERDES FPGA设计手册............................ 错误!未定义书签。

目录........................................ 错误!未定义书签。1目的.................................. 错误!未定义书签。2范围.................................. 错误!未定义书签。3术语.................................. 错误!未定义书签。4SERDES基础知识.............................. 错误!未定义书签。5SERDES应用指南.............................. 错误!未定义书签。

ISERDES............................... 错误!未定义书签。

ISERDES基元....................... 错误!未定义书签。

ISERDES基元的时钟解决方案......... 错误!未定义书签。

OSERDES............................... 错误!未定义书签。

OSERDES组成功能模块............... 错误!未定义书签。

OSERDES基元....................... 错误!未定义书签。

OSERDES基元的时钟解决方案......... 错误!未定义书签。6SERDES应用指南.............................. 错误!未定义书签。

ISERDES设计.......................... 错误!未定义书签。

单个ISERDES单元设计(SDR) ......... 错误!未定义书签。

配置参数............................ 错误!未定义书签。

设计思想............................ 错误!未定义书签。

仿真结果............................ 错误!未定义书签。

数据时序............................ 错误!未定义书签。

输入数据时序.................... 错误!未定义书签。

输出数据时序.................... 错误!未定义书签。

单个ISERDES单元设计(DDR) ......... 错误!未定义书签。

配置参数............................ 错误!未定义书签。

设计思想............................ 错误!未定义书签。

仿真结果............................ 错误!未定义书签。

ISERDES宽度扩展................... 错误!未定义书签。

设计实例............................ 错误!未定义书签。仿真结果............................ 错误!未定义书签。OSERDES设计.......................... 错误!未定义书签。

单个OSERDES单元设计(SDR) ......... 错误!未定义书签。配置参数............................ 错误!未定义书签。设计思想............................ 错误!未定义书签。仿真结果............................ 错误!未定义书签。基元SDR模式时序.................... 错误!未定义书签。

单个OSERDES单元设计(DDR) ......... 错误!未定义书签。配置参数............................ 错误!未定义书签。设计思想............................ 错误!未定义书签。仿真结果............................ 错误!未定义书签。基元SDR模式时序.................... 错误!未定义书签。

OSERDES宽度扩展................... 错误!未定义书签。设计实例............................ 错误!未定义书签。仿真结果............................ 错误!未定义书签。

1目的

为了学习xilinx serdes原语的使用，以及交流学习经验，在工程项目中方便的应用SERDES进行设计，故编写此文档。

2范围

本文档所介绍的SERDES原语内容，适用于Xilinx V5系列器件。

3术语

ISERDES：串并转换器。

OSERDES：并串转换器。

4SERDES基础知识

待补充。

5SERDES应用指南

5.1ISERDES

5.1.1ISERDES基元

图 1 ISERDES基元

图 2 ISERDES内部组成单元结构框图

图 3 当使用Memory模型是ISERDES内部的连接情况

表 1 ISERDES端口列表

表 2 ISERDES属性列表

表 3 推荐的数据宽度配置

5.1.2ISERDES基元的时钟解决方案

CLK和CLKDIV的相位关系，在串并转换的过程中是非常重要的。CLK和CLKDIV的相位关系应该是理想对齐的。FPGA中存在这样的时钟模块单元来设计满足CLK和CLKDIV的相位关系。

在networking模式下，解决时钟相位关系的唯一办法是：

? CLK driven by BUFIO, CLKDIV driven by BUFR

?CLK driven by DCM, CLKDIV driven by the CLKDV output of the same DCM

?CLK driven by PLL, CLKDIV driven by CLKOUT[0:5] of same PLL

在Memory Interface模式下，解决时钟相位关系的唯一办法是：

? CLK driven by BUFIO or BUFG

?OCLK driven by DCM and CLKDIV driven by CLKDV output of same DCM ?OCLK driven by PLL and CLKDIV driven by CLKOUT[0:5] of same PLL

图 4 控制CLK和CLKDIV相位对齐的时钟解决方案

5.1.2.1设计思想

设计中将外部输入的复位信号进行异步复位，同步释放处理。外部的串行数据直接进入ISERDES，SERDES输出的并行数据进行拼接成6位的数据总线，再输出。

5.1.2.2仿真结果

创建test_betch平台，生成激励。仿真结果如图XX和图XX。从图上分析可知，产生的激励序列

011111_101101_101010_110100_010111_10000_000000…。

其中，clk为快时钟，控制输入的串行数据；clkdiv通常是clk的一个分频版本，取决于所实现的解串的宽度(即，如果是1:6解串器，则clkdiv是clk 的6分频)；D为输入的串行数据；ce为D的同步有效标志（使能）。注意，该设计中配置为SDR，networking模式，则ISERDES的延迟为两个clkdiv的时钟，这里所讲的延迟是指快时钟(clk)采集数据为样本之后，该数据位出现在Q输出上所需的慢时钟(clkdiv)的周期数。另，串行输出的第一位出现在并行输出的最高位上。其他配置情况下的ISERDES延迟信息如表XX所示。

图仿真全图

图测试激励起点

图测试激励结束

表 ISERDES延迟

5.1.2.3ISERDES数据时序

5.1.2.3.1ISERDES输入数据时序

图 ISERDES数据输入时序图

5.1.2.3.1ISERDES输出数据时序

图 ISERDES数据输出时序图

对于ISERDES来说，输入到输出存在一定延迟，这个延迟取决于DATA_RATE，DATA_WIDTH，SERDES_MODE属性。所谓延迟具体是指快时钟(CLK)采集数据位样本之后，该数据位出现在Q输出上所需的慢时钟(CLKDIV)周期数。

表 ISERDES延迟值

5.1.3单个ISERDES单元设计(DDR)

5.1.3.1ISERDES配置参数

5.1.3.2设计思想

5.1.3.3仿真结果

5.1.4ISERDES宽度扩展

构建大于1:6的串并转换器需要两个ISERDES模块。每个I/O模块中有一主一从两个ISERDES模块。通过将主ISERDES的SHIFOUT端口连接到从ISERDES的SHIFTIN端口，可以将串并转换器最大扩展到1:10(DDR)和1:8(SDR)。如下图所示为使用主从ISERDES模块的1:10DDR串并转换器的框图。端口Q3-Q6用于从ISERDES上的并行接口的后四位。如果是1:8的SDR 串并转化器，则从单元用的是Q3和Q4两位端口。

图 ISERDES宽度扩展

5.1.4.1设计实例

本设计为SDR，1:8串并转换器，模式为Network模式。具体设计如下图123。.

图 Master单元设计

图 Slave单元设计

图扩展后的拼接输出

5.1.4.2仿真结果

首先图中的复位信号依然做了异步复位，同步释放处理。

图全局

虚线光标处为串行数据开始输入，在此之后的慢时钟clkdiv的第二个上升沿，开始输出并行数据(8bits)。

图数据输入到输出局部

5.2OSERDES设计

5.2.1单个OSERDES单元设计(SDR)

5.2.1.1OSERDES配置参数

Oserdes仿真设计的练习中将oserdes的参数配置为图XX中的参数，具体参数释义如表XX所示。

图** OSERDES参数配置

表××

5.2.1.2设计思想

设计中将外部输入的复位信号进行异步复位，同步释放处理。OSERDES基元外部的并行数据直接进入OSERDES。将OSERDES属性配置为SDR，DATA_WITH==6，即6：1并串转换器件。OSERDES的串行数据直接作为模块数据。

5.2.1.3仿真结果

创建test_betch平台，生成激励。仿真结果如图XX和图XX。从图上分析可知，有CLKDIV驱动产生一组并行测试数据，16进制表示依次为15、12、7、1e、1a，共5个。

其中，clk为快时钟，驱动并串转换器串行侧；clkdiv通常是clk的一个分频版本，取决于所实现的解串的宽度(即，如果是6：1并串转换，则clkdiv是clk的6分频)；OSERDES基元外的并行数据通过d1、d2、d3、d4、d5、d6输入到OSERDES内部，其中d1将最先出现在OQ上，也即如果将并行数据的最低位赋值给d1，其他依次，那么可以看成OSERDES是从并行数据的低位开始并串转换的；oce为输出数据有效时钟使能。注意，该设计中配置为SDR（OSERDES默认为DDR），则OSERDES的并串转换输出延迟为clkdiv采集到有效并行数据之后的

5个clk 周期（即之后的第五个clk 上升沿驱动出第一位有效串行数据）有效串行数据出现在OQ 上。

图 ××OSERDES 配置为SDR 仿真结果

5.2.1.1 OSERDES 基元SDR 模式时序 5.2.2 单个OSERDES 单元设计(DDR)

5.2.2.1

OSERDES 配置参数 5.2.2.2

设计思想

设计中将外部输入的复位信号进行异步复位，同步释放处理。OSERDES 基元外部的并行数据直接进入OSERDES 。将OSERDES 属性配置为DDR ，DATA_WITH==6，即6：1并串转换器件。OSERDES 的串行数据直接作为模块数据。

5.2.2.3

仿真结果

创建test_betch 平台，生成激励。仿真结果如图XX 和图XX 。从图上分析可知，有CLKDIV 驱动产生一组并行测试数据，16进制表示依次为15、12、7、1e 、1a ，共5个。

其中，clk 为快时钟，驱动并串转换器串行侧；clkdiv 通常是clk 的一个分频版本，取决于所实现的解串的宽度(即，如果是6：1并串转换，在配置为SDR 模式时，clkdiv 是clk 的6分频；在配置为DDR 模式时，clkdiv 是clk 的3分频)；OSERDES 基元外的并行数据通过d1、d2、d3、d4、d5、d6输入到OSERDES 内部，其中d1将最先出现在OQ 上，也即如果将并行数据的最低位赋值给d1，其他依次，那么可以看成OSERDES 是从并行数据的低位开始并串转换的；oce 为

15 12

7 1e 1a

1e

输出数据有效时钟使能。注意，该设计中配置为DDR（OSERDES默认为DDR），则OSERDES的并串转换输出延迟为clkdiv采集到有效并行数据之后的5个clk周期（即之后的第五个clk上升沿驱动出第一位有效串行数据）有效串行数据出现在OQ上。补充说明，刚刚提到的并串转换延迟，对6：1并串转换，DDR模式的情况下，从给出第一个有效并行数据，到该并行数据转为串行数据后的第一位有效串行数据出现在OQ上的延迟为1个clkdiv+3个clk，关于延迟的其他情况的

OSERDES基元DDR模式仿真

注意，于SDR DDR模式时，当OSERDES基元的复位失效后，必须至少延迟一个时钟周期后，再给出第一个有效的并行数据，这样第一个并行数据才能被正确采样。

另外，DDR1个clkdiv+3个clk。从仿真图中可以看出，在clkdiv正确采样第一个有效并行数据后的，第三个clk上升沿，并串转后的第一个串行数据出现在OQ上。

5.2.2.1OSERDES基元SDR模式时序

5.2.3OSERDES宽度扩展

5.2.3.1设计实例

本设计通过配置OSERDES实现为SDR，8:1并串转换器件具体设计如下图××。.

图 OSERDES扩展Master

151271e1a

DDR模式下，在复位失效后，至少延迟一

个clkdiv之后再给出有效的并行数据

图 OSERDES扩展Slave

5.2.3.1仿真结果

图××OSERDES基元位宽扩展仿真结果

由上仿真图可知，位宽扩展为8：1的并串转换器的延迟为1个clkdiv+6个

52127117

clk，即clkdiv采集到第一个有效并行数据后的第6个clk的上升沿，并串转换后的串行数据出现在OQ上。

另外，上述仿真中的SHIFTOUT1和SHIFTOUT2为啥存在不定态。？？？

遗留问题：如果需要将OSERDES并串转换后的串行数据在重新拼接起来，该如何实现？？？