soc试题库

1.目前，集成电路产业链主要包括设计、制造、封装和测试。

2.一个完整的SoC设计包括系统结构设计，软件结构设计和硬件设计。

3.SOC按用途可分为专用SOC芯片类型和通用SOC芯片类型。

4. SOC中常用处理器的可分为通用处理器、数字信号处理器、可配置处理器。

5. SOC 中典型的存储器包括SRAM 、SDRAM、DDRAM、ROM、和

flash 。

6. 目前的ESL 工具通常采用工业标准语言进行建模，如C/C++、system c 、systemVerilog 等。

7. SOC 中常用的总线主要包括AMBA 总线、AVALON 总线、CoreConnect 总线、和Wishbone 总线。

8. 总线设计需要考虑的因素主要包括总线宽度、时钟频率、仲裁机制、传输类型。

9.IP 核依设计流程不同，可分为：软核、固核和硬核。

10. SOC的英语全称是system on chip 。

11.目前的集成电路设计理念中IP 是构成SOC的基本单元。

12. 当前的SOC的设计正朝着速度快、容量大、体积小、质量轻、功耗低的

方向发展。

13. SoC的设计趋势正从RTL级向电子系统级（ESL，Electronic System Level）

转移。

14. ESL设计分成可分成三步，其包括：功能设计、基于应用的架构设计、基于平台

的架构设计。

15. 验证方法可以分为动态验证、静态验证。

16. 常用的可测性设计包括：内部扫描测试设计、边界扫描测、自动测试矢量生成、存

储器内建自测试。

17.EDA布局布线流程包括：布局规划、布局、器件放置、时钟树综合、布线。

18. 世界IC 产业为适应技术的发展和市场的要求，其产业结构经历了 3 次重大变革分别

是：以生产为导向的初级阶段、FOUNDRY与FABLESS设计公司的崛起阶段、“四大分离”的IC 产业阶段。

19.SOC 的系统架构设计的过程可以分为 3 个阶段分别是：功能设计阶段、应用驱动的

系统架构设计阶段、平台导向的系统架构设计阶段。

20. 目前市场上主要的两种flash 分别是：norfalsh 、nandflash 。

21、用于多核SOC性能的两条定律分别是：阿姆达定律、古斯塔夫森定律。

22、目前几种典型的多核SOC系统架构分别是：片上网络、可重构SOC、TI 开放式多媒体应用平台（OMAP）架构。

23、ESL设计的核心是事务级建模。

24、ESL 设计流程包含: 系统级描述、体系架构设计、软硬件划分、软硬件协同设计和

验证。

25、事务级模型可分为 3 种：没有时序信息的模型、周期近似的模型、精确到每个周期

的模型。

26、事务层是介于算法抽象层、和RTL抽象层之间。

27、一个完整的IP 硬核应该包含以下模型：功能模型、时序模型、功耗模型、测试模

型、物理模型。

28、IP 验证的策略包括，兼容性验证、边界验证、随机验证、应用程序验证、回归验

证。

29、IP 的收费结构包括授权费、权利金和其它收入。

30、IP 授权模式分为: 单次授权、多次授权。

31、所谓的同步电路，即电路中所有受时钟控制的单元，如触发器、寄存器，全部由一

个统一的全局时钟控制。

32、亚稳态现象是指违反了电路的建立时间和保持时间其使触发器捕获到一个无效电平

的状态称为亚稳态。

33、建立时间是指时钟信号变化之前数据保持不变的时间

34、保持时间是指时钟信号变化之后数据保持不变的时间

35、功能验证的的方法主要有软件仿真、软硬件协同仿真、形式验证、基于断言的半

形式验证、基于硬件的原型机。

36、形式验证可以分为：静态形式验证和半形式验证。

37、什么叫DFT:可测性设计

38、根据测试目的不同可以把集成电路测试分为四种类型：验证测试、生产测试、可靠性测试、接受测试。

39、根据测试的方式不同，测试矢量可以分为 3 类：穷举测试矢量、功能测试矢量、结

构测试矢量。

40、数字逻辑单元中的故障模型包含：固定型故障、晶体管固定开/ 短路故障、桥接故障、跳变延迟故障、传输延迟故障

41、存储器故障模型包含：单元固定故障、状态跳变故障、单元耦合故障、临近图形敏

感故障、地址译码故障。

42、什么叫ATPG:自动测试向量生成

43、存储器的测试常用的算法有，棋盘式图形算法和march 算法。

44、功耗的类型可分为: 静态功耗、动态功耗

45 、DRC、LVS、DFM、DFY、ESD

设计规则检查、版图与原理图一致性检查、可制造性设计、面向良品率设计、静电冲击

46、I/O 单元按其特性可以分为如下几类：电源单元、模拟I/O 单元、数字I/O 单元、特殊功能I/O 单元。

47、微电子封装通常包含哪些功能：电源分配和信号分配、散热通道、固定支撑和环境

保护

48、当前外围封装形式有DIP PLCC QFP SOP等。

简答题：

1、集成电路发展经历的 6 个阶段？

第一阶段：1962 年制造出包含12 个晶体管的小规模集成电路（SSI，Small-Scale Integration ）。

第二阶段：1966 年集成度为100～1000 个晶体管的中规模集成电路（MSI，Medium-Scale Integration ）。

第三阶段：1967～1973 年，研制出 1 千～10 万个晶体管的大规模集成电路（LSI，Large-Scale Integration）。

第四阶段：1977 年研制出在30 平方毫米的硅晶片上集成15 万个晶体管的超大规模集

成电路（VLSI，Very Large-Scale Integration）。

第五阶段：1993 年随着集成了1000 万个晶体管的16MB FLASH和256MB DRAM 的研制成功，进入了特大规模集成电路（ULSI，Ultra Large-Scale Integration ）时代。

第六阶段：1994 年由于集成 1 亿个元件的1GB DRAM 的研制成功，进入巨大规模集成

电路（GSI，Giga Scale Integration）时代。

2、SOC相比较其它类型的集成电路其优势有哪些？

可以实现更为复杂的系统、

具有较低的设计成本、

具有更高的可靠性、

缩短产品设计时间、

减少产品反复的次数、

可以满足更小尺寸的设计要求、

可达到低功耗的设计要求

3、时钟偏斜（slew）产生的原因是什么？时钟偏斜造成竞争冒险的原因是什么？

由于版图上到达每个触发器时钟端口的连线长度不同，驱动单元的负载不同等原因，若

果没有经过处理，全局时钟会到达每个时序逻辑单元的时间就不可能相同。这种时钟到达时

间在空间上的差别成为时钟偏斜（clock skew）。

时钟偏斜造成的后果是非常严重的，时钟延时到达，会造成数据到达的建立时间不够，

如果时钟提前到达，会造成数据不满足保持时间的要求，从而会造成竞争冒险。

4、SOC系统架构设计的总体目标与各个阶段分别是什么？

目标：设计者针对应用的特点，选取合适的功能模块和模块之间数据的通信方式，在满

足总线吞吐率、芯片面积、功耗等一些列系统约束的条件下，从众多的系统架构方案中找到

最优的SOC系统架构方案。

阶段：功能设计阶段、应用驱动的系统结构设计阶段、平台导向的系统结构设计阶段

5、在设计过程中有时候会使用第三方的IP，对于IP 的选择和使用应该注意哪些方面？此外

有些IP 会被复用，因此在模块划分过程中应该考虑哪几个方面？

(1）首先：在系统架构设计做好模块划分时，必须确定哪些模块基于标准单元库进行设计，

哪些模块需要购买IP，IP模块的对接需要增加哪些连接性的设计。

其次：模块间的接口协议要尽可能的简单，模块间的接口定义要尽可能与国际上通用的接口

协议完全一致。一个常用的设计技巧就是在数据传送的接口建立申请和应答机制，这虽然会造成芯片在时序、面积、功耗等方面的损耗，但对于加快系统芯片的上市速度大大有利。

第三：要注意积累IP 和IP 集成的经验。一旦成功地集成了一个IP 到一个系统芯片设计上后，设计组会对该IP 的接口特性非常熟悉。这时候就应该进一步完善IP 使它的设计复用性更好，并逐步建立一些列衍生的IP 模块。

第四：如果是对硬IP的集成，还必须在时钟分布、关键路径的布线、电源和地线的布线、IP 模块支持的测试结构等方面进行考虑，与系统芯片保持一致。

（2)

第一：时钟生成应该被划分为单独的模块，如分频电路、计数器、多路时钟信号选择

器、以便于其它设计人员设置约束。

第二：总线接口逻辑应该被划分为单独模块，如总线接口、地址译码器、当该模块被用

于不同设计中时，总线和寄存器的地址很可能会被改变。

第三：提供特殊测试功能的逻辑应该被划分为单独模块，这些功能逻辑可能会根据以后

的测试策略而改变。

第四：对于功能模块的设计应采用必要的层次化描述，便于该模块的设计者了解该设计。

6、EDA工具综合、优化的策略是什么？

综合策略：

1）以速度为目标的综合策略

2）成本尽可能低的综合策略

3）速度和成本折中的综合策略

优化策略：

1）器件复用

2）时序重排

3）状态机重新编译

7、SOC设计中验证包含以下哪几个方面？动态验证、静态验证流程分别是什么？

1）验证原始描述的正确性

2）验证设计的逻辑功能是否符合原始设计规范的性能指标？

3）验证设计结果是否符合原始设计规范的性能指标

4）验证结构是否包含违反物理设计规则的错误

动态验证

静态验证

8、SOC设计中常用的处理器有哪些？不同的处理器在SOC设计中应该如何选择？

通用处理器（CPU）、ARM、MIPS、PowerPC、

数字信号处理器（DSP）、TI DSP、ADI、Freescale

可配置处理器、Tensilica、NIOS、ARC

首先对于目标应用的运算能力要有一个量的估计或计算.。一般来说运算的任务以MIPS 为单位描述，即每秒百万指令数。在SOC 设计的开始，计算所有的任务每秒的指令需求总

和。如果处理器性能不能满足，可以选择更高性能的处理器或者增加处理器的数量。但在多处理器的设计中，每个处理器的任务分配是个复杂的工作。

其次是根据应用类型选择合适的处理器类型，通用处理器的运算能力和DSP 是有较大区别的。需要根据实际目标应用决定处理器的选择。DSP适合计算密集型的任务，如数字信号处

理、音视频编解码等，而且DSP 存储器架构可以提供更大的存储器访问带宽，此外一般的

DSP在0 开销循环、特殊寻址方式等方面有专门的硬件支持，而通用处理器在处理用户界面

和控制失误方面有一定的优势。由于DSP 和通用处理器有各自的性能优势，因此一般应用

中两种处理器混合使用也较为常见。

9、IP 的软核、固核、硬核的设计流程和特点是是什么？（要求画出流程各步骤之间逻辑关

系图）

规范书

文档验证工具

结构设计

Soft ip 电路设计

综合Firm ip

布局布线Hard ip

MPW

IC产品验证板

测试硅片验证IP发布

10、IP 常见的分类方式有哪两类？按照两种不同的分类方式，IP可以分为哪些类型？

最常见的分类方式有两种：一种是从设计流程上来区分其类型，另一种是从差异化的程度来

区分其类型。

依差异化程度来区分：

基础IP（Foundation IP）基础IP 的主要特点是其与具体工艺相关性高，且买价低廉。例如，

IP 单元库（Cell Library）、门阵列（Gate Array）等产品。

标准IP（Standard IP）标准IP 指符合产业组织制定标准的IP 产品，如IEEE-1394 、USB等。于是工业标准，其架构应该是公开的，进入门槛较低，因此，这类IP 厂商间竞争激烈，通

常只有技术领先者可以获得较大的利润。

明星IP（Star IP 或Unique IP）明星IP一般复杂性高，通常必须要具备相应的工具软件与系

统软件相互配合才能开发，因此不易于模仿，进入门槛较高，竞争者少，产品有较高的附加

价值，所需的研究、开发时间也较长。

依设计流程区分：软核、固核、硬核

11、SOC设计与传统的ASIC设计最大的不同在于哪两个方面？

一是soc 设计更需要了解整个系统的应用定义出合理的芯片架构使得软硬件配合达到系统

最佳工作状态。二是SOC设计是以IP 复用为基础。

12、ESL设计的特点有哪些

1）更早进行软件开发；2）更高层次上的硬件设计；3）设计的可配置性和自动生成；4）方便的架构设计、5）快速测试和验证。

13、可重用的IP 应具有那些特点？

可配置、参数化，提供最大程度的灵活性

标准接口

多种工艺下的可用性，提供各种库的综合脚本，可以移植到新的技术

完全、充分的验证，保证设计的健壮性

完整的文档资料

14、IP 复用技术面临的挑战有哪些？

可重用性和多IP 集成

复杂冗长的验证和仿真时间

来自商务模式的挑战

15、RTL代码编写前需要讨论并确定的问题有哪些？

是否与设计团队共同讨论设计中将会发生的关键问题

是否已经准备好设计文档

设计文档中总线是如何定义

设计文档中是否定力设计的划分方法

设计中的时钟是怎样考虑的

对I/O 是否有特殊要求

是否需要其它IP，这些IP的包装是否完整的包括了每一步设计所需的文件

是否考虑了IP 复用设计

是否考虑了可测试性设计

整个设计的面积是引脚限制还是门数限制

设计运行速度是否超过工艺速度极限

时序和后端设计是否有特殊要求

16、RTL设计说明书，主要包括哪些内容？

模块功能的简要介绍

顶层模块的接口信号

所有控制寄存器地址及功能描述

顶层模块的主要结构图

子模块功能

子模块的接口信号

子模块的主要结构图

子模块的实现原理

时钟信号的连接

复位信号的连接

17、在RTL编写中常常会引入影响可测性的问题有哪些？

复位信号在测试过程中应该被设置为无效，否则测试过程可能被复位信号打乱

门控时钟在测试中应当有效

三态的驱动在测试中必须有可知的输出

边界扫描问题

RAM测试问题

测试控制问题

18、RTL编码风格包含哪些？

利用缩进来显示代码的逻辑结构，缩进一致，并以TAB为单位

对于时序单位必须采用非阻塞赋值

组合逻辑采用阻塞赋值

不要将非阻塞赋值和阻塞赋值混合在一个程序块中

保证敏感表的完整，避免仿真和综合过程中出现功能错误

尽量不使用循环结构

对代码加上适当的注释

对于多行的注释使用/**/进行注释

19、同步电路设计的优缺点是什么

在同步设计中，EDA工具可以保证电路系统的时序收敛，有效避免了电路设计中竞争冒险的现象

由于触发器只有在时钟边沿才改变取值，很大程度上地减小了整个电路的毛刺和噪声影响的

可能性

同步设计同样会带来时钟偏斜和功耗的问题。

20、异步电路的优点和缺点

模块化特性突出

对信号延迟不敏感

没有时钟偏斜问题

有潜在的高性能特性

好的电磁兼容性

具有低功耗设计

缺点为：设计复杂，目前缺少相应的EDA工具的支持。

21、验证与测试的主要却别是什么？

验证是在设计过程中确认所设计的电路功能的正确性，测试是指采用测试设备检测芯片是否存在制造或封装过程中产生的缺陷。

22、随着芯片集成度越来越高，如今的IC测试面临着前所未有的挑战有哪些？

测试时间越来越长，百万级门电路的SOC测试可能需要几个月甚至更长的时间

测试矢量的数目越来越多，覆盖率缺难以提高，人们不知道到究竟要用多少测试矢量才能覆

盖到所有器件

测试设备的使用成本越来越高，直接影响到芯片成本。

23、为什么需要低功耗设计？高功耗对系统有哪些影响？

低功耗设计可以延长便携式设备的电池寿命、低功耗设计可以降低CPU和桌面系统的能源消耗减少发热量，同时高功耗可能会对系统产生如下方面影响：

系统可靠性

系统性能

系统生产和封装成本

系统散热成本

24、为了实现产品的低功耗，目前可以采取哪些优化技术？

工艺优化：采用多阀值工艺和电源门控技术

电压优化：包括体偏置、多电压、动态电压调整技术

硬件低功耗技术：门控时钟技术：门级优化

低功耗系统/ 软件优化：包括动态电压及频率缩放技术、低功耗操作系统、低功耗编译器和

低功耗软件。

25、在物理验证方面，常见的金属规则有哪些？

金属的最小宽度

同层金属间的最小间距

金属包围多晶或通孔的最小面积

金属包围多晶或通孔的最小延伸长度

金属本身的最小面积

同层金属的最小密度

常见的通孔规则包括通孔最小面积，同层通孔之间的最小间距

26、在一个完整的SOC设计中必然包含数模混合IP 的设计和应用，其原因是什么？

1)SOC与外界的通信实质上是与外部的模拟信号进行交流，也就是说实际上是一个读取和发

送模拟信号的过程。换句话说，对SOC而言，外面的世界是模拟的，要配合这样的通信方

式，需要要有一个能衔接SOC外面模拟信号与内部数字信号的IP 模块，以实现两种不同模式的信号交互。

2)某些特性的要求是一般的数字IP 无法实现的，必须进行一定的数模混合，或者模拟IP 的设计或应用，最典型的就是PLL。在SOC 设计中，PLL已不完全是检点的频率锁定和相位锁

定功能，很多的是配合外面晶振实现对SOC 主频的倍频功能，而这一的功能一般是数字电

路或IP 所无法具备的。

27、I/O 口单元上的噪声对电路的影响大致可以分为哪 3 类？通常采取哪些办法来消除噪声？

1）噪声会导致信号电平的不稳定，甚至导致逻辑电路的误翻转，使逻辑功能混乱，同

时增加了芯片的功耗

2）噪声使得电源上下波动，电源的不稳定也会导致电路的误翻转或者不翻转。

3）电磁干扰引起噪声对射频信号的影响非常大，会导致信号传送错误。

1）使用控制信号翻转速度的输出单元，减小信号的高频分量。

2）尽可能多得添加I/O 电源单元，特别是快速I/O 之间可利用电源I/O 单元来减少它们之间的相互影响

3）合理安排I/O 在片上摆放的顺序，尽量避免I/O 同时翻转的情况。

4）将不同的电压域用电源隔离单元隔开，根据功能可以分成:模拟、数字慢速、数字快速。

5）在I/O 单元间隙添加退耦电容作为填充。

28、当前封装技术发展趋势的特点有哪些？

高密度和高I/O 引脚数

引脚由 4 边引出向面阵列排放发展

具有更高的电性能和热性能

更轻、更薄、更小，可靠性更高

多芯片封装