数字逻辑课设--多功能数字钟(顶层图放大了看)

数字逻辑电路设计

课程设计

多功能数字钟

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一、设计任务及要求 (2)

二、多功能数字钟的总体设计框图 (2)

三、设计方案 (3)

计时模块 (3)

校时模块 (4)

整点报时模块+闹钟报时模块 (5)

分频模块 (6)

闹钟模块 (7)

动态显示模块 (9)

四、实验结果 (10)

五、心得体会 (10)

附录、顶层原理图 (11)

一、设计任务及要求

（1）拥有正常的时、分、秒计时功能。

（2）能利用实验板上的按键实现校时、校分及秒清零功能。

（3）能利用实验板上的扬声器做整点报时。

（4）闹钟功能。

（5）在maxplus Ⅱ中采用层次化设计方法进行设计。

（6）完成全部电路设计后在实验板上下载，验证设计课题的正确性。

二、多功能数字钟的总体设计框图

秒模块

reset

分模块reset

时模块reset 闹钟模块

clk

选择输

出模块

译码输出模块

分频模块

响铃模块

三、设计方案

根据总体框图，可以将整个系统分为6个模块来实现：分别是计时模块、校时模块、整点报时模块、分频模块、动态显示模块及闹钟模块。

计时模块

此模块包括秒计数器、分计数器、时计数器以及功能按键的设计。

程序说明：

用一个二十四进制计数器和两个六十进制计数器构成了时钟模块，只要给秒计数器一个1Hz时钟脉冲，则可以正常计时。分的时钟脉冲以秒的进位来计，时的时钟脉冲以分的进位来计。

1）、六十进制计数器，我采用的是图形输入方式，采用同步置数的方式：

生成器件后的图：

2）、二十四进制计数器：

生成器件后：

校时模块

校时模块设计实现校时、校分及秒清零功能：

1）按下校时键，小时计数器迅速递增以调至所需小时位。2）按下校分键，分计数器迅速递增以调至所需分位。

3）按下清零键，将秒计数器清零。

校时模块VHDL语言代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity set_54 is

port(clk:in std_logic;

setc:in std_logic;

en:in std_logic;

clk_out:out std_logic);

end set_54;

architecture one of set_54 is

begin

process(en)

begin

case en is

when '1'=>clk_out<=setc; ---当开关信号为1时，给设置时钟的频率脉冲when others=>clk_out<=clk; ---当其他情况正常。

end case;

end process;

end one;

整点报时模块+闹钟报时模块

计时到59分50秒时，每两秒一次低音报时，整点时，进行高音报时。以不同频率的脉冲信号区分低音和高音报时。

我将闹钟报时的模块也加入了此模块中：给一个开关，当闹钟模块的输出信号naozhong为1时，进行闹钟报时。

整点（闹钟）报时模块的VHDL语言代码：

library ieee;

use ieee.std_logic_1164.all;

entity ring_54 is

port(clk1,clk2:in std_logic;

naozhong:in std_logic;

miaog,miaos,feng,fens:in std_logic_vector(3 downto 0);

ring:out std_logic);

end ring_54;

architecture one of ring_54 is

begin

process(miaog,miaos,feng,fens)

begin

if(feng = "1001" and fens ="0101" and miaog ="0000" and miaos ="0101")then ring<=clk1;

elsif(feng = "1001" and fens ="0101" and miaog ="0010" and miaos ="0101")then

ring<=clk1;

elsif(feng = "1001" and fens ="0101" and miaog ="0100" and miaos ="0101")then

ring<=clk1;

elsif(feng = "1001" and fens ="0101" and miaog ="0110" and miaos ="0101")then

ring<=clk1;

elsif(feng = "1001" and fens ="0101" and miaog ="1000" and miaos ="0101")then

ring<=clk1;

elsif(feng = "0000" and fens ="0000" and miaog ="0000" and miaos ="0000")then

ring<=clk2;

elsif(naozhong='1')then ---闹钟模块的输出信号连接这，为1时进行闹钟报时ring<=clk2;

else

ring<='0';

end if;

end process;

end one;

分频模块

在本时钟中需要很多不同频率的时钟脉冲信号，所以这里用一个分频模块来解决不同需求，我设置了1Hz来给时钟，4Hz来设置时钟，256Hz和512Hz来报时。还有256Hz给动态显示的扫描频率。另外一个16Hz备用。

分频模块VHDL语言代码：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity fenpin_54 is

port( clk:in std_logic;

hz_1: out std_logic;

hz_4: out std_logic;

hz_16: out std_logic;

hz_256:out std_logic;

hz_512:out std_logic

);

end fenpin_54;

architecture one of fenpin_54 is

begin

process(clk)

variable a: std_logic_vector(10 downto 0);

variable b: std_logic_vector(6 downto 0);

variable c: std_logic_vector(8 downto 0);

variable e: std_logic_vector(2 downto 0);

variable d: std_logic_vector(1 downto 0);

begin

if clk'event and clk='1' then

if d<"01" then d:=d+1; hz_512<='0';

else d:=(others=>'0');hz_512<='1';

end if;

if b<"0111111" then b:=b+1; hz_16<='0';

else b:=(others=>'0');hz_16<='1';

end if;

if e<"011" then e:=e+1; hz_256<='0';

else e:=(others=>'0');hz_256<='1';

end if;

if a<"01111111111" then a:=a+1;hz_1<='0';

else a:=(others=>'0');hz_1<='1' ;

end if;

if c<"011111111" then c:=c+1; hz_4<='0';

else c:=(others=>'0');hz_4<='1';

end if;

end if;

end process;

end one;

闹钟模块

闹钟模块要求数字钟：

1）设定闹钟的时间应使用新的计数器进行存储。与正常计数器互不干扰。

2）与正常计时状态的显示切换。可以设定一个按键来切换。

3）应设定一个比较模块，当计时到与闹钟设定时间相等时，驱动扬声器报时。4）闹钟响声应在一定的时间内，这里设定的是1分钟，而且在这段时间内可以通过按键来取消响声。

这里设置的闹钟设定是另外一组计数器。

闹钟模块：

闹钟模块VHDL语言代码：

library ieee;

use ieee.std_logic_1164.all;

entity naozhong2_54 is

port(naoshig,naoshis,naofeng,naofens,shig,shis,feng,fens:in std_logic_vector(3 downto 0);

ring:out std_logic);

end naozhong2_54;

architecture one of naozhong2_54 is

begin

process(naoshig,naoshis,naofeng,naofens,shig,shis,feng,fens)

begin

if((naoshig = shig) and (naoshis = shis) and (naofeng = feng) and (naofens =fens)) then ---比较计时与闹钟设定时间

ring<='1';

else

ring<='0';

end if;

end process;

end one;

动态显示模块

时间的显示需要用到6个数码管，静态显示不够用，在动态方式下，所有数码管对应同一组七段码，每一个数码管由一个选择控制端点亮或熄灭。

这里用6进制计数器来进行选择控制，每组时间经过七段码译码后输出到6个数码管，当某一组时间的七段码到达时，只点亮对应位置上的数码管，显示相应的数字，6次一循环，形成一个扫描序列，只要扫描频率超过人眼视觉暂留频率（24Hz），就可以达到点亮单个数码管，却能享有6个同时显示的视觉效果，人眼辨别不出差别。

这里采用4-7译码器。用的是7447模块

扫描显示：

控制信号sel用3-8译码器来控制：

四、实验结果

将调试好的程序下载到实验板上进行验证，达到了设计的各项功能。时钟准确计数，各模块的进位也正确，当按下实验板上的key1键时进行调节时，实验板上的key2键可实现调节分，实验板上的key3键可以秒清零。按下Key4键就可以开始调节闹钟，key6调节闹钟的小时位，key7调节闹钟的分位。最后关闭key4打开key5等待时钟到达闹钟设定的时间就可以闹响了，响时，关闭key5就可以关掉闹响。

五、心得体会

这个实验带给我的体会很多也很深，我以前没有对数字钟进行系统的设计，这次独立的设计，我遇到了很多问题，也走了很多弯路，还好最后终于通过自己的努力看到了理想的结果。通过实验，我对EDA技术和FPGA技术有了更进一步的理解，掌握了FPGA的层次化设计电路的方法，掌握了用VHDL语言编写各个功能模块并通过波形确定电路设计是否正确。掌握了下载验到目标器件的过程。

实验中遇到的问题很多，有的是很基础的但我却不知道，例如数码管的扫描频率，刚开始时数码管不显示，我找了很多原因都没想到是扫描频率的问题，浪费了很多时间。还有分频的时候，看过很多分频的电路程序，但那些并不是都可以实现准确的分频，需要通过波形进行验证。还有计数器的设计，我用了很长时间才编写出来，现在看看，也没有那么难了。

总之，我很感谢这次实验可以给我这样的机会，这个实验给了我很对的收获，我相信这会对我以后的学习和工作都有帮助。

附录、顶层原理图

PS:有人说我的图看不见，请按住ctrl然后鼠标往上滚放大了看！！！！或者另存到电脑里放大了看！@！！