集成电路CAD 放大器的设计

扬州大学广陵学院

课

程

设

计

报

告

设计题目：基于Spectre运算放大器的设计姓名：z t y

学号：100036137

班级：微电81001

时间：2014年 1月 3日

一．运算放大器概况 (3)

二．理想运算放大器 (3)

三．运算放大器的设计 (4)

四．运算放大器的性能仿真

1运算放大器的增益仿真 (4)

2运算放大器的带宽仿真 (7)

3运算放大器的建立时间仿真 (8)

4运算放大器的相位裕度仿真 (9)

5运算放大器的转换速率仿真 (10)

6运算放大器的共模抑制比仿真 (12)

7运算放大器的电源电压抑制比仿真 (14)

五、运算放大器的版图布局 (15)

六、心得体会 (18)

一、运算放大器概况

1、运算放大器

运算放大器(operational amplifier)，简称运放(OPA)，如图1。

图1 运放示意图

运算放大器最早被设计出来的目的是将电压类比成数字，用来进行加、减、乘、除的运算，同时也成为实现模拟计算机的基本建构方块。然而，理想运算放大器的在电路系统设计上的用途却远超过加减乘除的计算。今日的运算放大器，无论是使用晶体管或真空管、分立式元件或集成电路元件，运算放大器的效能都已经逐渐接近理想运算放大器的要求。早期的运算放大器是使用真空管设计，现在则多半是集成电路式的元件。但是如果系统对于放大器的需求超出集成电路放大器的需求时，常常会利用分立式元件来实现这些特殊规格的运算放大器。

二、理想运算放大器

实际运放的开环电压增益非常大，可以近似认为A=∞和e=0。此时，有限增益运放模型可以进一步简化为理想运放模型，简称理想运放。如图2。

图2 理想运放模型

①、理想运算放大器的主要特征

(1) 差模电压增益A od=∞；

(2) 共模抑制比CMRR=∞（共模增益=0）；

(3）差模、共模输入电阻Rid、Ric=∞，偏置电流Iib=0；

(4) 输出电阻Ro=0；

(5) 失调电压Uos、失调电流Ios，以及它们的温度系数均为0；

(6) 转换速率SR=∞；带宽=∞；

(7) 干扰或噪声均为0。

②、理想运算放大器的虚短和虚断

(1)虚短

“虚短”是指在分析运算放大器处于线性状态时，可把两输入端视为等电位，这一特性称为虚假短路，简称虚短。对于实际应用中的运算放大器，在闭环工作时“虚短”才成立。

因为运算放大器的电压放大倍数非常大,而运放的输出电压是有限的，所以运放的差模输入电压很小，两输入端近似等电位，相当于“短路”。开环电压放大倍数越大，两输入端的电位越接近。

(2)虚断

“虚断”是指在分析运放处于线性状态时，可以把两输入端视为等效开路，这一特性称为虚假开路，简称虚断。

因为运算放大器的差模输入电阻非常大，所以流入运算放大器输入端的电流往往较小，远小于输入端外电路的电流。故可把运放的两输入端视为开路，且输入电阻越大，两输入端越接近开路。

三、运算放大器的设计

本设计使用差分放大器，这是一种零点漂移很小的直接耦合放大器，常用于直流放大。它可以是双端输入和输出，也可以是单端输入和输出，常用来实现平衡与不平衡电路的相互转换，是各种集成电路的一个基本单元。

如图3，由两个参数特性相同的晶体管用直接耦合方式构成的放大器。若两个输入端分

四、运算放大器的性能仿真

1、运算放大器的增益仿真

①、增益的频率特性

该特性对信号滤波、反馈系统稳定性都起着决定性的作用。如图4：

原理图中MOS管的参数如下表：

②、读取并分析仿真结果

图5 增益的幅频特性

图6 增益幅值的dB20曲线

图7 红色代表“幅频”，蓝色代表“相频”

2、运算放大器的带宽仿真

①、3dB带宽

图8 增益的幅频特性曲线

②、单位增益带宽

图9 3dB带宽

从图4.2.1.3可以看出该运算放大器的3dB带宽为8.256MHz 3、运算放大器的建立时间仿真

图10 建立时间仿真电路图

图11 建立时间瞬态仿真

在“Calculator”中保持“Select Mode”处于选择状态，在选择模式中选择“tran”里的“vt”项，点击电路图中的“V out”，将“V out”端的瞬态电压仿真结果捕获到“Calculator”中。

点击“Calculator”中的“Eval”，将在“Calculator”的缓冲窗口中显示计算出的结果。

如图3.3.4所示：

图12 建立时间计算结果

从图3.3.4中可以看出该运算放大器的建立时间为17.5ns。

4、运算放大器的相位裕度仿真

图13 相位裕度仿真电路图

图14 相位裕度从图3.4.2可以看出该运算放大器的相位裕度为65.33°。

5、运算放大器的转换速率仿真

图15转换速率仿真电路图

图16 输出电压的时域响应

从上图中可以看出，输出电压“V out”在跳变后的一段时间内并没有按照指数规律变化，而是表现出具有不变斜率的线性斜率，如图4.5.2中红色虚线框所示。这就是负反馈电路中使用的运算放大器表现出的所谓“转换”的大信号特性，图4.5.2中输出响应中的“斜坡”部分的斜率称为“转换速率”。

图17转换速率

从图4.5.4可以看出该运算放大器的转换速率约为0.427V/us。

6、运算放大器的共模抑制比仿真

图18 CMRR仿真电路图

图19 CMRR倒数的幅频特性曲线

为了观察运算放大器CMRR的幅频特性曲线，可以使用“Calculator”中的“1/X”函

数，对仿真结果取倒数。如图4.6.3：

图20 CMRR的幅频特性曲线（蓝色曲线）

7、运算放大器的电源电压抑制比仿真

图21 PSRR仿真电路图

再次运行交流仿真，得到输出端“Vout”的增益曲线，即为PSRR的倒数的幅频特性曲线。如图22：

图22 PSRR倒数的幅频特性曲线

使用“Calculator”中的“1/x”函数，对仿真结果取倒数。如图23

图23 PSRR的幅频特性曲线(蓝色曲线)

四、运算放大器的版图布局

完成版图的设计输入，如图24所示：

1.进行DRC检验，VLE窗口点击Assura→Technology，点击Assura→Run Drc，出现对话窗口，Technology项点选gpdk180，输入DRC的文件路径。进行DRC电气规则检查。如图24：

图24 DRC检验

2.进行LVS检验，VLE窗口点击Assura→Run Lvs，在对话框中，选择techflie library：

gpdk180和规则文件LVS文件，如图25所示：

图25电路原理图

图25 LVS检验

3.设计的后仿真，打开测试电路，启动ADE仿真窗口，然后Session→Load State，选择电子保存的“save state”，点击OK。选择Setup→Environment，在框内schematic前加入av_extracted，

OK。接着运行，将得到的波形图26和前仿真图5对比。

图26设计的后仿真

对比两图可以看出，他们的波形基本一致。

六、心得体会

通过此次的实验设计让我对cadence软件有了更加深刻的了解。我知道了模拟集成电路放大器的设计和测试，让我对运算放大器的增益仿真、带宽仿真、建立时间仿真运算、相位裕度仿真、转换速率仿真、共模抑制比仿真、电源电压抑制比仿真更加了解，这对以后的学习和工作都是有帮助的。最后感谢老师的帮助和教导。

《超大规模集成电路设计》考试习题(含答案)完整版分析

1．集成电路的发展过程经历了哪些发展阶段？划分集成电路的标准是什么？集成电路的发展过程: ?小规模集成电路(Small Scale IC，SSI) ?中规模集成电路(Medium Scale IC，MSI) ?大规模集成电路(Large Scale IC，LSI) ?超大规模集成电路(Very Large Scale IC，VLSI) ?特大规模集成电路(Ultra Large Scale IC，ULSI) ?巨大规模集成电路(Gigantic Scale IC，GSI）划分集成电路规模的标准 2．超大规模集成电路有哪些优点？ 1. 降低生产成本 VLSI减少了体积和重量等,可靠性成万倍提高,功耗成万倍减少. 2.提高工作速度 VLSI内部连线很短,缩短了延迟时间.加工的技术越来越精细.电路工作速度的提高,主要是依靠减少尺寸获得. 3. 降低功耗芯片内部电路尺寸小,连线短,分布电容小,驱动电路所需的功率下降. 4. 简化逻辑电路芯片内部电路受干扰小,电路可简化. 5.优越的可靠性采用VLSI后，元件数目和外部的接触点都大为减少，可靠性得到很大提高。 6.体积小重量轻 7.缩短电子产品的设计和组装周期一片VLSI组件可以代替大量的元器件,组装工作极大的节省,生产线被压缩,加快了生产速度. 3．简述双阱CMOS工艺制作CMOS反相器的工艺流程过程。 1、形成N阱 2、形成P阱 3、推阱 4、形成场隔离区 5、形成多晶硅栅 6、形成硅化物 7、形成N管源漏区 8、形成P管源漏区 9、形成接触孔10、形成第一层金属11、形成第一层金属12、形成穿通接触孔13、形成第二层金属14、合金15、形成钝化层16、测试、封装，完成集成电路的制造工艺 4．在VLSI设计中，对互连线的要求和可能的互连线材料是什么？互连线的要求低电阻值：产生的电压降最小；信号传输延时最小（RC时间常数最小化）与器件之间的接触电阻低长期可靠工作可能的互连线材料金属（低电阻率），多晶硅（中等电阻率），高掺杂区的硅(注入或扩散)（中等电阻率）

大规模集成电路设计答案(1)

`CMOS反相器电路图、版图、剖面图

CMOS的广泛使用，是由于解决了latch-up效应 Latch-up效应解释、原理、解决方法（略）避免栅锁效应方法：用金掺杂或中子辐射，降低少数载流子寿命；深阱结构或高能量注入形成倒退阱；将器件制作于高掺杂衬底上的低掺杂外延层中；沟槽隔离。在基体（substrate)上改变金属的掺杂，降低BJT的增益 ?避免source和drain的正向偏压 ?增加一个轻掺杂的layer在重掺杂的基体上，阻止侧面电流从垂直BJT到低阻基体上的通路 ?使用Guard ring: P+ ring环绕nmos并接GND；N+ ring环绕pmos 并接VDD，一方面可以降低Rwell和Rsub的阻值，另一方面可阻止栽子到达BJT的基极。如果可能，可再增加两圈ring。 ? Substrate contact和well contact应尽量靠近source,以降低Rwell和Rsub的阻值。?使nmos尽量靠近GND，pmos尽量靠近VDD,保持足够的距离在pmos 和nmos之间以降低引发SCR的可能 ?除在I/O处需采取防Latch up的措施外，凡接I/O的内部mos 也应圈guard ring。? I/O处尽量不使用pmos(nwell) 门级电路图（AOI221） AOI221=(AB+CD+E)’

伪NMOS: 伪NMOS的下拉网络和静态门的下拉网络相似，上拉网络是用一个PMOS管，且此管输入接地，因此PMOS管总是导通的。动态电路：动态电路用一个时钟控制的PMOS管取代了总是导通的PMOS管，克服了有比电路的缺点。动态电路速度快，输入负载小，切换时不存在竞争电流，而且动态电路没有静态功耗。动态电路存在的根本性问题就是对输入单调性的要求。多米诺电路：多米诺电路由一级动态门和一级静态CMOS反相器构成。典型结构：下拉网络+上拉预充值网络+反相器构成过程就是充值+求值的过程在多米诺电路中，所有门的预充、求值都可以用一个时钟控制。求值期间，动态门的输出单调下降，所以静态反相器的输出单调上升。多米诺电路是同时进行预充，但求值是串行的。逻辑功效（logic effort）逻辑功效定义为门的输入电容与能够提供相同输出电流的反相器的输入电容的比值。也就是说逻辑功效表示某个门在产生输出电流时相比反相器的糟糕程度。逻辑功效不仅使我们能容易计算时延，它也向我们展示了如何确定晶体管的尺寸以优化路径中的延时。

运算放大器经典问题解析

运算放大器经典问题解析 1.一般反相/同相放大电路中都会有一个平衡电阻，这个平衡电阻的作用是什么呢？ (1) 为芯片内部的晶体管提供一个合适的静态偏置。芯片内部的电路通常都是直接耦合的，它能够自动调节静态工作点，但是，如果某个输入引脚被直接接到了电源或者地，它的自动调节功能就不正常了，因为芯片内部的晶体管无法抬高地线的电压，也无法拉低电源的电压，这就导致芯片不能满足虚短、虚断的条件，电路需要另外分析。 (2)消除静态基极电流对输出电压的影响，大小应与两输入端外界直流通路的等效电阻值平衡，这也是其得名的原因。 2.同相比例运算放大器，在反馈电阻上并一个电容的作用是什么？ (1)反馈电阻并电容形成一个高通滤波器, 局部高频率放大特别厉害。 (2)防止自激。 3.运算放大器同相放大电路如果不接平衡电阻有什么后果? (1)烧毁运算放大器，有可能损坏运放,电阻能起到分压的作用。 4.在运算放大器输入端上拉电容，下拉电阻能起到什么作用？ (1)是为了获得正反馈和负反馈的问题，这要看具体连接。比如我把现在输入电压信号，输出电压信号，再在输出端取出一根线连到输

入段，那么由于上面的那个电阻，部分输出信号通过该电阻后获得一个电压值，对输入的电压进行分流，使得输入电压变小，这就是一个负反馈。因为信号源输出的信号总是不变的，通过负反馈可以对输出的信号进行矫正。 5.运算放大器接成积分器，在积分电容的两端并联电阻RF 的作用是什么？ (1) 泄放电阻，用于防止输出电压失控。 6.为什么一般都在运算放大器输入端串联电阻和电容？ (1)如果你熟悉运算放大器的内部电路的话，你会知道，不论什么运算放大器都是由几个几个晶体管或是MOS 管组成。在没有外接元件的情况下，运算放大器就是个比较器，同相端电压高的时候，会输出近似于正电压的电平，反之也一样……但这样运放似乎没有什么太大的用处，只有在外接电路的时候，构成反馈形式，才会使运放有放大，翻转等功能…… 7.运算放大器同相放大电路如果平衡电阻不对有什么后果? (1)同相反相端不平衡，输入为0 时也会有输出，输入信号时输出值总比理论输出值大（或小）一个固定的数。 (2)输入偏置电流引起的误差不能被消除。 8.理想集成运算放大器的放大倍数是多少输入阻抗是多少其同相输入端和反相输入端之间的电压是多少？ (1) 放大倍数是无穷大，输入阻抗是无穷小，同向输入和反向输入之间电压几乎相同（不是0哦！！！比如同向端为10V，反向端为

运算放大电路实验报告

实验报告课程名称：电子电路设计与仿真实验名称：集成运算放大器的运用班级：计算机18-4班姓名：祁金文学号：5011214406

实验目的 1.通过实验，进一步理解集成运算放大器线性应用电路的特点。 2.掌握集成运算放大器基本线性应用电路的设计方法。 3.了解限幅放大器的转移特性以及转移特性曲线的绘制方法。集成运算放大器放大电路概述集成电路是一种将“管”和“路”紧密结合的器件，它以半导体单晶硅为芯片，采用专门的制造工艺，把晶体管、场效应管、二极管、电阻和电容等元件及它们之间的连线所组成的完整电路制作在一起，使之具有特定的功能。集成放大电路最初多用于各种模拟信号的运算（如比例、求和、求差、积分、微分……）上，故被称为运算放大电路，简称集成运放。集成运放广泛用于模拟信号的处理和产生电路之中，因其高性价能地价位，在大多数情况下，已经取代了分立元件放大电路。反相比例放大电路输入输出关系: i o V R R V 12-=i R o V R R V R R V 1 212)1(-+=

输入电阻:Ri=R1 反相比例运算电路反相加法运算电路反相比例放大电路仿真电路图

压输入输出波形图同相比例放大电路输入输出关系: i o V R R V )1(12+=R o V R R V R R V 1 2i 12)1(-+=

输入电阻:Ri=∞ 输出电阻:Ro=0 同相比例放大电路仿真电路图电压输入输出波形图

差动放大电路电路图差动放大电路仿真电路图五：实验步骤： 1.反相比例运算电路（1）设计一个反相放大器，Au=-5V，Rf=10KΩ，供电电压为±12V。

MSA-0486-TR1 双极微波单片集成电路分放大器

Cascadable Silicon Bipolar MMIC?Amplifier Technical Data Features ?Cascadable 50 ? Gain Block ? 3 dB Bandwidth:DC to 3.2 GHz ?8 dB Typical Gain at 1.0?GHz ?12.5 dBm Typical P 1 dB at 1.0?GHz ?Unconditionally Stable (k>1)?Surface Mount Plastic Package ?Tape-and-Reel Packaging Option Available [1] MSA-0486 86 Plastic Package Typical Biasing Configuration Note: 1.Refer to PACKAGING section “Tape-and-Reel Packaging for Surface Mount Semiconductors”. R V CC > 7 V IN OUT Description The MSA-0486 is a high perfor-mance silicon bipolar Monolithic Microwave Integrated Circuit (MMIC) housed in a low cost,surface mount plastic package.This MMIC is designed for use as a general purpose 50 ? gain block.Typical applications include narrow and broad band IF and RF amplifiers in commercial and industrial applications. The MSA-series is fabricated using HP’s 10 GHz f T , 25?GHz f MAX ,silicon bipolar MMIC process which uses nitride self-alignment,ion implantation, and gold metalli-zation to achieve excellent performance, uniformity and reliability. The use of an external bias resistor for temperature and current stability also allows bias flexibility.

基于AD620芯片的运算放大器

基于AD620芯片的运算放大器一、设计要求及目的设计一个简单的运算放大电路，信号输入有效频率2KHz以下，放大倍数250-300之间。为抑制随机噪声，信号放大后再经过一个简单一阶RC低通滤波器，在不损坏有效信号的同时，最大限度滤除噪声。二、放大电路介绍放大电路是指增加电信号幅度或功率的电子电路。应用放大电路实现放大的装置称为。它的核心是电子，如、晶体管等。为了实现放大，必须给放大器提供能量。常用的能源是，但有的放大器也利用作为泵浦源。放大作用的实质是把电源的能量转移给。输入信号的作用是控制这种转移，使放大器输出信号的变化重复或反映输入信号的变化。现代中，电信号的产生、发送、接收、变换和处理，几乎都以放大电路为基础。20世纪初，真空的发明和电的实现，标志着电子学发展到一个新的阶段。2040年代末的问世，特别是60年代的问世，加速了电子放大器以至电子系统小型化和微型化的进程。现代使用最广的是以晶体管（或场效应晶体管）放大电路为基础的集成放大器。大功率放大以及高频、微波的低噪声放大，常用分立晶体管放大器。高频和微波的大功率放大主要靠特殊类型的真空管，如功率三极管或四极管、、速调管、行波管以及正交场放大管等。三、AD620芯片介绍 AD620是一款低成本、高精度仪表放大器，仅需要一个外部电阻来设置增益，增益范围为1至10000。此外，AD620引脚图采用8引脚SOIC和DIP封装，尺寸小于分立式设计，并且功耗较低(最大电源电流仅1.3 mA)，因此非常适合电

池供电的便携式(或远程)应用。AD620具有高精度(最大非线性度40 ppm)、低失调电压(最大50 μV)和低失调漂移(最大0.6 μV/°C)特性，是和传感器接口等精密数据采集系统的理想之选。它还具有低噪声、低输入偏置电流和低功耗特性，使之非常适合ECG和无创血压监测仪等医疗应用。由于其输入级采用Superβeta处理，因此可以实现最大1.0 nA的低输入偏置电流。AD620在1 kHz时具有9 nV/√Hz的低输入电压噪声，在0.1 Hz至10 Hz 内的噪声为0.28μV峰峰值，输入电流噪声为0.1 pA/√Hz，因而作为前置放大器使用效果很好。同时，AD620的0.01%建立时间为15μs，非常适合多路复用应用；而且成本很低，足以实现每通道一个仪表放大器的设计。 AD620 由传统的三运算放大器发展而成, 但一些主要性能却优于三运算放大器构成的仪表放大器的设计, 如电源范围宽(±2. 3～±18 V ) , 设计体积小, 功耗非常低(最大供电电流仅1. 3 mA ) , 因而适用于低电压、低功耗的应用场合。AD620 的单片结构和激光晶体调整, 允许电路元件紧密匹配和跟踪, 从而保证电路固有的高性能。AD620 为三运放集成的仪表放大器结构, 为保护增益控制的高精度, 其输入端的三极管提供简单的差分双极输入, 并采用β工艺获得更低的输入偏置电流, 通过输入级内部运放的反馈, 保持输入三极管的电流恒定, 并使输入电压加到外部增益控制电阻RG上。AD620 的两个内部增益电阻为 24.7KΩ, 因而增益方程式为 G =49.4 KΩ/RG + 1 对于所需的增益, 则外部控制电阻值为 RG =49.4/(G - 1)kΩ AD620的引脚图如图一所示：

集成电路运算放大器的定义

第四章集成运算放大电路第一节学习要求第二节集成运算放大器中的恒流源第三节差分式放大电路第四节集成电路运算放大器第五节集成电路运算放大器的主要参数第六节场效应管简介第一节学习要求 1. 掌握基本镜象电流源、比例电流源、微电流源电路结构及基本特性。 2. 掌握差模信号、共模信号的定义与特点。 3. 掌握基本型和恒流源型差分放大器的电路结构、特点，会熟练计算电路的静态工作点，熟悉四种电路的连接方式及输入输出电压信号之间的相位关系。 4. 熟练分析差分放大器对差模小信号输入时的放大特性，共模抑制比。会计算A VD、R id、 R ic、 R od、 R oc、K CMR。 5．熟悉运放的主要技术指标及集成运算放大电路的一般电路结构。学习重点：

掌握集成运放的基本电路的分析方法学习难点：集成运放内部电路的分析集成电路简介集成电路是在一小块 P型硅晶片衬底上，制成多个晶体管 ( 或FET)、电阻、电容，组合成具有特定功能的电路。集成电路在结构上的特点： 1. 采用直接耦合方式。 2. 为克服直接耦合方式带来的温漂现象,采用了温度补偿的手段 ----输入级是差放电路。 3. 大量采用BJT或FET构成恒流源 ,代替大阻值R ,或用于设置静态电流。 4. 采用复合管接法以改进单管性能。集成电路分为数字和模拟两大部分。返回第二节集成运算放大器中的恒流源一、基本镜象电流源

电路如图6.1所示。T1,T2参数完全相同,即 β1=β2,I CEO1=I CEO2 ，从电路中可知V BE1=V BE2，I E1=I E2，I C1=I C2 当β>>2时, 式中I R=I REF称为基准电流，由上式可以看出，当R确定后，I R就确定，I C2也随之而定，我们把I C2看作是I R的镜像，所以称图6.1为镜像恒流源。改进电路一：

运算放大器组成的各种实用电路

运算放大器组成的电路五花八门，令人眼花瞭乱，是模拟电路中学习的重点。在分析它的工作原理时倘没有抓住核心，往往令人头大。为此本人特搜罗天下运放电路之应用，来个“庖丁解牛”，希望各位从事电路板维修的同行，看完后有所斩获。遍观所有模拟电子技朮的书籍和课程，在介绍运算放大器电路的时候，无非是先给电路来个定性，比如这是一个同向放大器，然后去推导它的输出与输入的关系，然后得出Vo=(1+Rf)Vi，那是一个反向放大器，然后得出Vo=-Rf*Vi……最后学生往往得出这样一个印象：记住公式就可以了！如果我们将电路稍稍变换一下，他们就找不着北了！偶曾经面试过至少100个以上的大专以上学历的电子专业应聘者，结果能将我给出的运算放大器电路分析得一点不错的没有超过10个人！其它专业毕业的更是可想而知了。今天，芯片级维修教各位战无不胜的两招，这两招在所有运放电路的教材里都写得明白，就是“虚短”和“虚断”，不过要把它运用得出神入化，就要有较深厚的功底了。虚短和虚断的概念由于运放的电压放大倍数很大，一般通用型运算放大器的开环电压放大倍数都在80 dB以上。而运放的输出电压是有限的，一般在 10 V～14 V。因此运放的差模输入电压不足1 mV，两输入端近似等电位，相当于“短路”。开环电压放大倍数越大，两输入端的电位越接近相等。 “虚短”是指在分析运算放大器处于线性状态时，可把两输入端视为等电位，这一特性称为虚假短路，简称虚短。显然不能将两输入端真正短路。由于运放的差模输入电阻很大，一般通用型运算放大器的输入电阻都在1MΩ以上。因此流入运放输入端的电流往往不足1uA，远小于输入端外电路的电流。故通常可把运放的两输入端视为开路，且输入电阻越大，两输入端越接近开路。“虚断”是指在分析运放处于线性状态时，可以把两输入端视为等效开路，这一特性称为虚假开路，简称虚断。显然不能将两输入端真正断路。在分析运放电路工作原理时，首先请各位暂时忘掉什么同向放大、反向放大，什么加法器、减法器，什么差动输入……暂时忘掉那些输入输出关系的公式……这些东东只会干扰你，让你更糊涂﹔也请各位暂时不要理会输入偏置电流、共模抑制比、失调电压等电路参数，这是设计者要考虑的事情。我们理解的就是理想放大器（其实在维修中和大多数设计过程中，把实际放大器当做理想放大器来分析也不会有问题）。好了，让我们抓过两把“板斧”------“虚短”和“虚断”，开始“庖丁解牛”了。 (原文件名:1.jpg)

集成电路运算放大器

第六章集成电路运算放大器本章内容简介 (一) 目标：集成元器件，构成特定功能的电子线路 (二) 侧重点不同：区别于单元电路，研究对象为高开环电压放大倍数的多级直接耦合放大电路 (三)主要内容 ?组成集成运放的基本单元电路； ?典型集成运放电路以及集成运放的主要指标参数； ?几种专用型集成运放。 (四)学习目标 ?了解电流源的构成、恒流特性及其在放大电路中的作用。 ?正确理解直接耦合放大电路中零点漂移（简称零漂）产生的原因，以及有关指标。 ?熟练掌握差模信号、共模信号、差模增益、共模增益和共模抑制比的基本概念。 ?熟练掌握差分放大电路的组成、工作原理以及抑制零点漂移的原理。 ?熟练掌握差分放大电路的静态工作点和动态指标的计算，以及输出输入相位关系。 ?了解集成运放的内部结构及各部分功能、特点。（选讲内容） ?了解集成运放主要参数的定义，以及它们对运放性能的影响。（选讲内容） (五)参考资料说明 ?清华大学童诗白主编《模拟电子技术基础》有关章节 ?高文焕、刘润生编《电子线路基础》 ?王远编《模拟电子技术基础学习指导书》 ?陈大钦编《模拟电子技术基础问答、例题、试题》

6.1 集成运放中的电流源主要内容: 本节主要定义了电流源电路并做了分类。基本要求：正确理解电流源的定义及种类。教学要点： 1.镜象电流源 (1). 电路组成：镜象电流源是由三级管电流源演变而来的，如图1所示。（2）电流估算由于两管的V BE相同，所以它们的发射极电流和集电极电流均相等。电流源的输出电流，即T2的集电极电流为当>>1时当R和V CC确定后，基准电流I REF也就确定了，I C2也随之而定。由于Ic2≈I REF, 我们把I REF看作是I C2的镜象，所以这种电流源称为镜象电流源。（3）提高镜象精度在图1中，当不够大时，I C2与I REF就存在一定的差别。为了减小镜象差别，在电路中接入BJT T3，称为带缓冲级的镜象电流源。如下图所示。该电路利用T3的电流放大作用，减小了I B对I REF的分流作用，从而提高了I C2与I REF镜象的精度。原镜象电流源电路中，对I REF 的分流为2I B 带缓冲级的镜象电流源电路中，对I REF 的分流为2I B/β3, 比原来小。 2．微电流源镜象电流源电路适用于较大工作电流（毫安数量级）的场合，若需要减小I C2的

超大规模集成电路发展趋势

超大规模集成电路的设计发展趋势；摘要：随着信息产品市场需求的增长，尤其通过通信、；关键字：超大规模集成电路发展趋势SOCIP复用技；1引言；集成电路是采用半导体制作工艺，在一块较小的单晶硅；2超大规模集成电路发展的概述；集成电路之所以获得如此迅速的发展，与数据处理系统；1.改进性能；在计算机中采用高密度的半导体集成电路是减少信号传；2.降低成本；用Lsl替换超大规模集成电路的设计发展趋势摘要：随着信息产品市场需求的增长，尤其通过通信、计算机与互联网、电子商务、数字视听等电子产品的需求增长，世界集成电路市场在其带动下高速增长。本文主要从半导体电子学与计算技术工程方面进行进行的诸多研究成果以及国际集成电路的发展现状和发展趋势反映其在国际上的重要地位。关键字：超大规模集成电路发展趋势 SOC IP复用技术 1 引言集成电路是采用半导体制作工艺，在一块较小的单晶硅片上制作许多晶体管及电阻器、电容器等元器件，并按照多层布线或隧道布线的方法将元器件组合成完整的电子电路，通常用IC（Integrated Circuit）表示。近廿多年来，半导体电子学的发展速度是十分惊人的。从分离元件发展为集成电路，从小规模集成电路发展为现代的超大规模集成电路。集成电路的性能差不多提高了3个数量级，而其成本却下降了同样的数量级。 2 超大规模集成电路发展的概述集成电路之所以获得如此迅速的发展，与数据处理系统日益增长的各种要求是分不开的，也是半导体电子学与计算技术工程方面进行了许多研究工作的结果。这些工作可以概括为:(l)改进性能一尽可能减少信号处理的传递时间。(2)降低成本一从设计、制造、组装、冷却等各方而降低成本。(3)提高可靠性一减少失效率，增加检测与诊断的手段。(4)缩短研制/生产周期一加快从确定研制产品到产品可用之间的时间，使产品保持领先地位。(5)结构上的改进一半导体存储器的进展，推动了计算机体系的发展。 1.改进性能在计算机中采用高密度的半导体集成电路是减少信号传递时间，提高机器性能的重要环节。因为在普通采用小规模集成电路(551)或中规模集成电路(MSI)的硬件结构中，信号传输与负载引起的延迟，与插件上的门的有效组装密度的平方根成正比，如图(1.1.1)。也就是说，组装延迟与每个门所需的有效面积的平方根成正比。因此将组装延迟减少一半的话，必须提高组装密度4倍。从 ssl/Msl发展为LSI/VLsl标志着芯片上元件的集成度得到了很大的提高。目

超大规模集成电路及其生产工艺流程

超大规模集成电路及其生产工艺流程现今世界上超大规模集成电路厂（Integrated Circuit, 简称IC，台湾称之为晶圆厂）主要集中分布于美国、日本、西欧、新加坡及台湾等少数发达国家和地区，其中台湾地区占有举足轻重的地位。但由于近年来台湾地区历经地震、金融危机、政府更迭等一系列事件影响，使得本来就存在资源匮乏、市场狭小、人心浮动的台湾岛更加动荡不安，于是就引发了一场晶圆厂外迁的风潮。而具有幅员辽阔、资源充足、巨大潜在市场、充沛的人力资源供给等方面优势的祖国大陆当然顺理成章地成为了其首选的迁往地。晶圆厂所生产的产品实际上包括两大部分：晶圆切片（也简称为晶圆）和超大规模集成电路芯片（可简称为芯片）。前者只是一片像镜子一样的光滑圆形薄片，从严格的意义上来讲，并没有什么实际应用价值，只不过是供其后芯片生产工序深加工的原材料。而后者才是直接应用在应在计算机、电子、通讯等许多行业上的最终产品，它可以包括CPU、内存单元和其它各种专业应用芯片。一、晶圆所谓晶圆实际上就是我国以往习惯上所称的单晶硅，在六、七十年代我国就已研制出了单晶硅，并被列为当年的十天新闻之一。但由于其后续的集成电路制造工序繁多（从原料开始融炼到最终产品包装大约需400多道工序）、工艺复杂且技术难度非常高，以后多年我国一直末能完全掌握其一系列关键技术。所以至今仅能很小规模地生产其部分产品，不能形成规模经济生产，在质量和数量上与一些已形成完整晶圆制造业的发达国家和地区相比存在着巨大的差距。二、晶圆的生产工艺流程：从大的方面来讲，晶圆生产包括晶棒制造和晶片制造两面大步骤，它又可细分为以下几道主要工序（其中晶棒制造只包括下面的第一道工序，其余的全部属晶片制造，所以有时又统称它们为晶柱切片后处理工序）：多晶硅——单晶硅——晶棒成长——晶棒裁切与检测——外径研磨——切片——圆边——表层研磨——蚀刻——去疵——抛光—（外延——蚀刻——去疵）—清洗——检验——包装 1、晶棒成长工序：它又可细分为： 1）、融化（Melt Down）：将块状的高纯度多晶硅置石英坩锅内，加热到其熔点1420℃以上，使其完全融化。2）、颈部成长（Neck Growth）：待硅融浆的温度稳定之后，将，〈1.0.0〉方向的晶种慢慢插入其中，接着将晶种慢慢往上提升，使其直径缩小到一定尺寸（一般约6mm左右），维持此真径并拉长100---200mm，以消除晶种内的晶粒排列取向差异。 3）、晶冠成长（Crown Growth）：颈部成长完成后，慢慢降低提升速度和温度，使颈直径逐渐加响应到所需尺寸（如5、6、8、12时等）。 4）、晶体成长（Body Growth）：不断调整提升速度和融炼温度，维持固定的晶棒直径，只到晶棒长度达到预定值。 5、）尾部成长（Tail Growth）：当晶棒长度达到预定值后再逐渐加快提升速度并提高融炼温度，使晶棒直径逐渐变小，以避免因热应力造成排差和滑移等现象产生，最终使晶棒与液面完全分离。到此即得到一根完整的晶棒。 2、晶棒裁切与检测（Cutting & Inspection）：将长成的晶棒去掉直径偏小的头、尾部分，并对尺寸进行检测，以决定下步加工的工艺参数。 3、外径研磨（Surface Grinding & Shaping）：由于在晶棒成长过程中，其外径尺寸和圆度均有一定偏差，其外园柱面也凹凸不平，所以必须对外径进行修整、研磨，使其尺寸、形状误差均小于允许偏差。 4、切片（Wire Saw Slicing）：由于硅的硬度非常大，所以在本序里，采用环状、其内径边缘嵌有钻石颗粒的薄锯片将晶棒切割成一片片薄片。 5、圆边（Edge profiling）：由于刚切下来的晶片外边缘很锋利，单晶硅又是脆性材料，为避免边角崩裂影响晶片强度、破坏晶片表面光洁和对后工序带来污染颗粒，必须用专用的电脑控制设备自动修整晶片边缘形状和外径尺寸。 6、研磨（Lapping）：研磨的目的在于去掉切割时在晶片表面产生的锯痕和破损，使晶片表面达到所要求的光洁度。

超大规模集成电路设计导论考试题及答案

1、MOS集成电路的加工包括哪些基本工艺？各有哪些方法和工序？答：（1）热氧化工艺：包括干氧化法和湿氧化法；（2）扩散工艺：包括扩散法和离子注入法；（3）淀积工艺：化学淀积方法：1 外延生长法；2 热CVD法；3 等离子CVD法；物理淀积方法：1 溅射法；2 真空蒸发法（4）光刻工艺：工序包括：1 涂光刻胶；2 预烘干；3 掩膜对准；4 曝光；5 显影； 6 后烘干； 7 腐蚀； 8 去胶。 2、简述光刻工艺过程及作用。答：（1）涂光刻胶：为了增加光刻胶和硅片之间的粘附性，防止显影时光刻胶的脱落，以及防止湿法腐蚀产生侧向腐蚀；（2）预烘干：以便除去光刻胶中的溶剂；（3）掩膜对准：以保证掩模板上的图形与硅片上已加工的各层图形套准；（4）曝光：使光刻胶获得与掩模图形相同的感光图片；（5）显影：将曝光后的硅片浸泡在显影液中，使正光刻胶的曝光部分和负光刻胶的未曝光部分被溶解掉；（6）后烘干：使残留在光刻胶中的有机溶剂完全挥发掉，提高光刻胶和硅片的粘接性及光刻胶的耐腐蚀性；（7）腐蚀：以复制在光刻胶上图形作为掩膜，对下层材料进行腐蚀，将图形复制到下层材料中；（8）去胶：除去光刻胶。 3、说明MOS晶体管的工作原理答：MOS晶体管有四种工作状态：（1）截止状态：即源漏之间不加电压时，沟道各电场强度相等，沟道厚度均匀，S、D之间没有电流I ds=0；（2）线性工作状态：漏源之间加电压Vds时，漏端接正，源端接负，沟道厚度不再均匀，在D端电位升为V d，栅漏极电位差为

Vgs-Vtn，电场强度变弱，反型层变薄，并在沟道上产生由D到S的电场E ds，使得多数载流子由S端流向D端形成电流I ds，它与V ds变化呈线性关系：I ds=βn[(V gs-V tn)-V ds/2]V ds （3）饱和工作状态：Vs继续增大到V gs-V tn时，D端栅极与衬底不足以形成反型层，出现沟道夹断，电子运动到夹断点V gs-V ds=V tn时，便进入耗尽区，在漂移作用下，电子被漏极高电位吸引过去，便形成饱和电流，沟道夹断后，（V gs-V tn）不变，I ds也不变，即MOS工作进入饱和状态，I ds=V gs-V tn/R c （4）击穿状态：当Vds增加到一定极限时，由于电压过高，晶体管D端得PN结发生雪崩击穿，电流急剧增加，晶体管不能正常工作。 4、MOS反相器有哪些种类？说明每种反相器的特性。答：（1）电阻负载反相器（E/R）：该电路在集成电路中很少用，在分离原件中常用；（2）增强型负载反相器（E/E）：这种反相器的漏端始终处于夹断状态；（3）耗尽型负载反相器（E/D）：有较高的输出电平和较快的上升速度，其翻转时间短，电路工作速度快，是目前最常用的反相器；（4）CMOS反相器：1 静态功耗低；2 抗干扰能力强；3 电源利用率低；4 输入阻抗多，负载能力强。 5、简述Latch-up效应的产生原理及防治办法答：产生原理：用CMOS晶体管的说明闸流效应（1）在P阱内有一个纵向的NPN管，在P阱外有一个横向的NPN管，两个晶体管的集电极各驱动另一个晶体管的基极，构成正反馈回路；（2）P阱中纵向NPN管的电流放大倍数约为50到几百，P阱外的横向PNP管的电流放大倍数约为0.5到10；（3）R w和R s为基极的寄生电阻，阱电阻Rw的典型值为1K--10K欧姆，衬底电阻R s的典型值为500--700欧姆。如果两个晶体管的电流放大倍数和基极寄生电阻Rw、Rs值太大，在外部噪声的影响下，很容易使输出端V o瞬间置于V ss之下约为0.7V，使得N+漏区（也有可能是N+]源区）向P

放大器常用芯片

放大器常用芯片 ISO106高压，隔离缓冲放大器 ISO106同ISO102性能基本相同，主要区别要以下两点：①ISO106的连续隔离电压3500；②ISO106封装为40引脚DIP组件；主要引脚定义可参看ISO102。 LF147/347四JFET输入运算放大器输入失调电压1mV（LF147）、5mV（LF347）；温度漂移10μV/℃；偏置电流50pA增益带宽4MHz；转换速率13V/μs；噪声20nV/(Hz^1/2)(1kHZ)；消耗电流7.2mA。±22V电源（LF147）、±18V电源（LF347）；差模输入电压±38V（LF147）、±30V（LF347）；共模输入电压±19V（LF147）、±15V（LF347）；功耗500mW。 LF155/255/355JFET输入运算放大器输入失调电压1mV（LF155/355）、3mV（LF255）；温度漂移3μV/℃（LF155/355）、5μV/℃（LF255）；偏置电流30pA增益带宽GB=2.5MHz；转换速率5V/μs；噪声20nV/(Hz^1/2)(1kHZ)；消耗电流2mA。±40V电源（LF155/255）、±30V电源（LF355）；共模输入电压±20V（LF155/255）、±16V（LF355）；输入阻抗10＾12Ω共模抑制比100dB；电压增益106dB。 LF353双JFET输入运算放大器输入失调电压5mV；温度漂移10μV/℃；偏置电流50pA；增益带宽GB=4MHz；转换速率13V/μs；噪声16nV/(Hz^1/2)(1kHZ)；消耗电流1.8mA。±18V电源；差模输入电压±30V；共模输入电压±15V；功耗500mW。 LF411/411A低失调、低漂移、JFET输朐怂惴糯笃?br> 输入失调电压800μV （LF411）、300μV（LF411A）；温度漂移7μV/℃；偏置电流50pA；增益带宽GB=4MHz；转换速率15V/μs；噪声23nV/(Hz^1/2)(1kHZ)；消耗电流1.8mA。±18V 电源（LF411）、±22V（LF411A）；差模输入电压±30V（LF411）、±38V（LF411A）；共模输入电压±15V（LF411）、±19V（LF411A）。

集成电路运算放大器的术语

体管 ( 或FET)、电阻、电容，组合成具有特定功能的电路。集成电路在结构上的特点： 1. 采用直接耦合方式。 2. 为克服直接耦合方式带来的温漂现象,采用了温度补偿的手段 ----输入级是差放电路。 3. 大量采用BJT或FET构成恒流源 ,代替大阻值R ,或用于设置静态电流。 4. 采用复合管接法以改进单管性能。集成电路分为数字和模拟两大部分。返回第二节集成运算放大器中的恒流源一、基本镜象电流源电路如图6.1所示。T1,T2参数完全相同,即 β1=β2,I CEO1=I CEO2 ，从电路中可知V BE1=V BE2，I E1=I E2， I C1=I C2

当β>>2时, 式中I R=I REF称为基准电流，由上式可以看出，当R确定后，I R就确定，I C2也随之而定，我们把I C2看作是I R的镜像，所以称图6.1为镜像恒流源。改进电路一：图6.2是带有缓冲级的基本镜象电流源,它是针对基本镜象电流源缺点进行的改进，两者不同之处在于增加了三极管 T3，其目的是减少三极管T1、T2的I B对I R的分流作用，提高镜象精度，减少β值不够大带来的影响。改进电路二：

如何选择放大器芯片

如何正确地选择运算放大器摘要：实现了一种全集成可变带宽中频宽带低通滤波器，讨论分析了跨导放大器-电容(OTA—C)连续时间型滤波器的结构、设计和具体实现，使用外部可编程电路对所设计滤波器带宽进行控制，并利用ADS软件进行电路设计和仿真验证。仿真结果表明，该滤波器带宽的可调范围为1～26 MHz，阻带抑制率大于35 dB，带内波纹小于0．5 dB，采用1．8 V电源，TSMC 0．18μm CMOS工艺库仿真，功耗小于21 mW，频响曲线接近理想状态。现代电子工业的趋势是集成更多的功能到尽可能小巧的外形中，这已经不是什么秘密。移动电话就是这样的实例。当今许多生产商将MP3播放器、数码相机甚至卫星电视功能集成在移动电话里。过去几年，该市场已经取得了巨大的发展，并且仍在快速扩展。这些产品的设计周期通常较短，测试比实际设计耗费更长的时间(设计大约需要4个月，测试需要6个月)。为此，设计师必须谨慎选择器件，以避免对最终的产品进行反复修改和导致延误。下文将重点说明一些有用的设计技术、简短的计算和通用的评估方法，以帮助设计师更好地进行评估。在便携电子领域，设计师基于多种因素(尺寸、成本和性能)，利用他们的专业知识和最佳判断来选择器件。但这些因素通常需要进行权衡，设计师必须依据所需的最终产品谨慎选择元件。几乎与其它行业一样，便携市场，特别是移动电话市场，通常会同时提供高端(多功能)和低端(廉价)产品。

移动电话主板包括不同的元件，如运算放大器、音频放大器及前置放大器、数据转换器和ASIC等。选择运算放大器之前，设计师必须考虑封装选项，以及更小的封装是否会使性能降低。尽管在便携产品领域小型封装很受欢迎，但小型封装可能会给设计师带来麻烦和问题。采用塑料封装形式的运算放大器，譬如SC70，往往不能达到与SOIC或MSOP封装对应产品相同的性能。微型芯片级封装(CSP)(这实质上是裸片)，暴露于光线下，输入偏流可能发生数百量级的偏移。该封装形式也容易在组装期间发生破裂。哪些参数最重要? 在电池供电的应用领域—特别是PDA和移动电话，由于电池电压会随着干扰而下降，因此应选择PSRR性能好(~80dB)的运算放大器。此外，要注意高增益配置，这是因为耦合到运放中的噪声将导致噪声电平升高。电阻器的选择也十分关键，更大的阻值会产生更高的噪声。设计师可以利用估算约翰逊噪声(Johnson noise)或电阻噪声，这里R的单位是K欧姆，因此100K欧姆电阻产生大约40nV噪声! 如果运用多个运算放大器，减少输出噪声，这里n是使用的放大器数量。对于LMV651而言，输出噪声将减少到大约12nV

超大规模集成电路第二次作业2016秋

Assignment 2 1. Consider a 180 nm technology. Compute the value of V DSAT for the NMOS and PMOS device assuming V GS = 1.8 V , V Tn = 0.5 V , V Tp = -0.5 V , L = 200 nm. Solution ：（1）、针对于NMOS ，由V V V V Tn G S G T 3.1=-=可知道，GT V 值很大，且对于短沟道器件（勾道长度=0.2um ），速度饱和因子V κ明显小于1，相比于长沟道器件往往工作于饱和区，所以由公式可知：G T G T D AST V V V )(κ=，其中)/(11 )(L V V cn GT GT ξκ+=，当处于速度饱和时V L cn 2.1102.010666=???=--ξ，所以V V DASTN 62.0) 2.1/ 3.1(13.1=+=。（2）、同理针对于PMOS ，V V V V Tp G S G T 3.1=-=，同（1）， V L cp 8.4102.0102466=???=--ξ，得到V V DASTP 02.1) 8.4/3.1(13.1=+=。 2. Compute the NMOS and PMOS saturation currents per micron of width for a 130 nm technology and the ratio of I DSA TN /I DSA TP . Assume a channel length of 100 nm, t ox =22?, V Tn = 0.4 V , V Tp = -0.4V , V GS = 1.2 V . Use νsat = 8*106 cm/s. Solution ：根据公式)(D AST G T ox sat D SAT V V W C v I -=，) /(1)(L V V V V V c GT GT GT GT DAST ξκ+==，合并得到：L V V V V W C v I c T GS T GS ox sat DSAT ξ+--=)()(2，同时cm F t C ox ox ox ox /105.3,13-?==εε， ,4.21.024,6.01.06V L V L cp cn =?==?=ξξ所以： um uA L V V V V C v W I cn Tn GS Tn GS ox sat DSATN /5856 .04.02.1)4.02.1(102.2105.3108)()(2 317102=+--?????=+--=--ξ um uA L V V V V C v W I cp Tp GS Tp GS ox sat DSATP /2564 .24.02.1)4.02.1(102.2105.3108)()(2 317102=+--?????=+--=--ξ 所以最后： 285.2256 585==DSATP DSATN I I 。

大规模集成电路习题与答案

电路性能： PROBLEM 1. Consider an isolated 2mm long and 1μm wide M1(Metal1)wire over a silicon substrate driven by an inverter that has zero resistance and parasitic output capccitance. How will the wire delay change for the following cases? Explain your reasoning in each case. a. If the wire width is doubled. b. If the wire length is halved. c. If the wire thickness is double d. d. If thickness of the oxide between the M1 and the substrate is doubled. PROBLEM 2. A two-stage buffer is used to drive a metal wire of 1 cm. The first inverter is of minimum size with an input capacitance C i=10 fF and an internal propagation delay t p0=50 ps and load dependent delay of 5ps/fF. The width of the metal wire is 3.6 μm. The sheet resistance of the metal is 0.08 Ω, the capacitance value is 0.03 fF/μm2 and the fringing field capacitance is 0.04fF/μm. a. What is the propagation delay of the metal wire? b. Compute the optimal size of the second inverter. What is the minimum delay through the buffer? PROBLEM 3. An NMOS transistor is used to charge a large capacitor, as shown the following Figure. The minimum size device, (0.25/0.25) for NMOS and (0.75/0.25) for PMOS, has the on resistance 35 kΩ. a. Determine the t pLH of this circuit, assuming an ideal step from 0 to 2.5V at the input node. b. Assume that a resistor R S of 5 kΩ is used to discharge the capacitance to ground. Determine t pHL.