滤波法及数字锁相环法位同步提取实验-模拟锁相环实验-载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验

实验项目三数字锁相环法位同步观测

（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。

（2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况

从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。

数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。

思考题：分析波形有何特点，为什么会出现这种情况。

因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。

思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？

有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十模拟锁相环实验

实验项目一VCO自由振荡观测

（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。

对比波形可以发现TH8与TH4信号输入与输

出错位半个周期

实验项目二同步带测量

（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为

400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为

9.25kHz 。

如右图所示，方波抖动，说明

处于失锁状态。

记下两次波形失锁的频率，可

计算出同步带

f=9.25KHz-400Hz=8.85KHz

。

实验项目三捕捉带测量

（1）将示波器CH1接13模块TH8，CH2接TH4输出，观察TH4输出处于失锁状态。

将S4拨为“0001”，频率调大直到输出波形锁定，记下此时频率大小f3为700Hz ；

将S4拨为“1000”，调节信号源输出频率为200KHz，慢慢减小频率，直到TH4输出处于锁定状态，记下此时频率f4为173.30KHz 。

记下两次波形锁定的频率，可计算出捕捉带f=173.30KHz-700Hz=172.6KHz。

实验项目四锁相频率合成

（1）调节信号源使输出波形为方波，设置分频器的分频比，测量锁相环的锁相环输出频率，

观察TH4

得输出频率为

975.6Hz 。并观测TH4输出与TH8输入之间的关系。

（1）0001

（2）0010

（3）0011 （4）0100

观察上图从图（1）到（4）可以发现，下面的波形输出频率逐渐变大，这是将分频器的分频比调大的结果。图（1）为分频为1时的波形，此时输入输出的频率相等；图（2）时输出的频率是输入的1/2；图（3）图（4）也是相同的原理，在四份频时的输出频率是输入频率的1/4。

实验二十一载波同步实验

实验项目载波同步

（1）本实验利用科斯塔斯环法提取BPSK调制信号的同步载波，对比观测信号源“256K”和13号模块的“SIN”，调节13号模块的压控偏置调节电位器，观测载波同步情况。

通过实验所得波形可以看出，没有调节压控偏置调节电位器时，“SIN“输出的波形与信号源“256K”的波形正好反相，通过调节压控偏置调节电位器使得”SIN”输出的波形与其相同。

实验二十二帧同步实验

实验项目帧同步提取实验

（1）观测在没有误码的情况下“失步”，“捕获”，“同步”三个灯的变化情况。

观察三个灯的情况可发现，“捕获“先亮；”同步“后亮，”失步“不亮。

（2）关闭7号模块电源。按住“误码插入”不放，打开7号模块电源。再观测“失步”，

“捕获”，“同步”三个灯的变化情况。

观察三个灯情况与（1）中相同，“捕获“”同步“依次亮起，”失步“不亮。

（3）观察同步保护现象：如下图所示。

当“同步”指示灯点亮时，设置拨码开关

S1为01110010，即与复用的巴克码一致，

此时观察到解复用端的开关信号显示光条

亮灭的情况与S1一致，这说明系统此时对

以同步的帧同步信号有一定的保护。（4）

三个LED灯的变化情况。

观察三个灯可以发现，状态从“同步”态调到“捕获”态再调到“同步”态并保持

不变。

（5）观察假同步现象：通过观察灯可知，解复用拨码开关的光条没有正常的显示，在实

验中光条先于拨码开关的一致，后开始出现不规则的亮灭，最终光条全部熄灭。通

过码同步原理可知，这是假同步状态的表现：时分复用单元将拨码开关的码值作为

了帧头码，而其他的码元和原来的巴克码被当做了数据码元。这导致在检查

01110010时按照8位一个用户的数据，进行下面的采集。

全数字锁相环原理及应用

全数字锁相环原理及应用 2011年11月18日摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。

高频-锁相环调频发射与接收

实验十一锁相环调频发射与接收实验 121180166 赵琛一、实验目的 1. 加深锁相环工作原理和调频波解调原理的理解。 2. 掌握NE564构成的锁相环鉴频电路的原理和调试方法。 3. 锁相环调频发射电路与锁相环鉴频接收电路进行通信实验，加深对通信系统的理解。二、实验使用仪器 1．NE564锁相和调频实验板 2．100MHz泰克双踪示波器 3. FLUKE万用表 4. 高频信号源 5. 低频信号源三、实验基本原理与电路 1. 锁相环鉴频电路用锁相环路可实现调频信号的解调。如果将环路的频带设计得足够宽，则压控振荡器的振荡频率跟随输入信号的频率而变。若压控振荡器的电压-频率变换特性是线性的，则加到压控振荡器的电压，即环路滤波器输出电压的变化规律必定与调制信号的规律相同。故从环路滤波器的输出端，可得到解调信号。用锁相环进行已调频波解调是利用锁相环的跟踪特性，这种电路称调制解调型PLL。锁相鉴频原理框图如图11-1所示图11-1锁相鉴频原理框图

采用NE564锁相环集成芯片来实现鉴频，由于其内部的压控振荡器转换增益不高，为了获得有效的解调输出信号，要求输入调频信号的频偏尽可能的大一些。下图11-2是NE564构成调频信号解调的典型电路图。图11-2 NE564构成调频信号解调的典型电路图 2.实验电路锁相环鉴频实验电路见图11-3：图11-3 调频信号解调实验电路图

电路原理：电容C12和C13是5V的直流电源的去耦电容，NE564的1脚和10脚外接5V 正电源，8脚接地。12脚和13脚之间有一个可变电容，可以微调压控振荡器的中心频率，跳线开关S8可以切换固定电容，决定了载波中心频率的范围。已调频信号从TP1处输入，电容C1是隔直电容，调频信号从6脚输入鉴相器，电阻R1和电容C2是7脚外接的滤波电路。9脚是压控振荡器的输出端，电阻R3是上拉电阻。3脚是鉴相器的另外一个输入端，9脚和3脚相连构成调频解调电路。调频信号可以从9脚输出，在TP4端可以通过示波器观察调频信号。芯片的4，5脚分别外接低通滤波器的滤波电容。TP3是环路低通滤波器的输出端。滑动变阻器W1可以调节芯片2脚的基准电流，从而调整NE564的频率锁定范围。16脚是FSK解调的输出端。在16脚处可以外接示波器观察FSK解调出的TTL电平的数字基带信号。14脚是普通调频信号的解调输出端，在TP3处可以用示波器观察到解调输出的调制信号，电容C14是解调信号输出端外接的积分电容。15脚是NE564内部斯密特触发器的迟滞电压控制端。四、实验内容 1. 锁相环路的调整。 2. 锁相环路调频电路的调整。 3. 锁相环路鉴频电路的调整。 4. 锁相环调频发射电路与接收电路的通信实验。五、实验步骤 1. 锁相环路调频电路的调整在实验箱主板上插上锁相环调频与测试电路实验模块和锁相环鉴频实验电路模块，接通实验箱上电源开关，电源指标灯点亮。根据实验十调整好锁相环调频电路，产生中心频率为10.7MHz的调频信号输出。 2. 锁相环路鉴频电路的调整将开关S8的1端合上，微调滑动变阻器W1和可变电容CW，使得在TP4处测得的压控振荡器的振荡频率为10.7M。锁相环路调频电路的调整完毕后，将锁相环调频与测试电路实验板产生的调频信号（FM）由OUT端接入锁相环路鉴频电路模块TP1端。当锁相环鉴频电路模

数字锁相环实验

实验二数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。 B C A H G F E D 本地时钟14336KHz 外部测试64KHz 倍频 ÷63 ÷64 ÷65 ÷28 ÷4 延时10ns 采样1 采样2 UM01：FPGA TPMZ03 TPMZ05 图2.2.1 数字锁相环的结构 TPMZ04 TPMZ02 ÷8 TPMZ01 数字锁相环的结构如图2.2.1所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA 内部实现，其工作过程如图2.2.2所示。

A ：14336KHz B ：448KHz C ：64KHz E ：16KHz F ：16KHz 000111011/631/641/651/64 D ：16KHz (G, H) 可变分频器分频数 T1时刻 T2时刻 T3时刻 T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图2.2.1，采样器1、2构成一个数字鉴相器，时钟信号E 、F 对D 信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图2.2.2中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图2.2.2中D 点的时钟与输入参考时钟C 没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D 点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为惯性方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D 点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D 点时钟信号的时钟沿在E 、F 时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、 TPMZ01：本地经数字锁相环之后输出时钟（56KHz ） 2、 TPMZ02：本地经数字锁相环之后输出时钟（16KHz ） 3、 TPMZ03：外部输入时钟÷4分频后信号（16KHz ） 4、 TPMZ04：外部输入时钟÷4分频后延时信号（16KHz ） 5、 TPMZ05：数字锁相环调整信号注：以上测试点通过JM05测试头引出，测量时请在测试引出板上进行。JM05的排列如下图所示：

数字锁相环介绍

————————————————————————————————作者：————————————————————————————————日期：

数字锁相环试验讲义一、锁相环的分类模拟、数字如何定义？何谓数字锁相环。是指对模拟信号进行采样量化之后（数字化）的“数字信号”的处理中应用的锁相环，还是指的对真正的“数字信号”如时钟波形进行锁定的锁相环？二、数字锁相环的实际应用欲成其事，先明其义。现代数字系统设计中，锁相环有什么样的作用。 1）在ASIC设计中的应用。主要应用领域：窄带跟踪接收；锁相鉴频；载波恢复；频率合成。例一：为了达到ASIC设计对时钟的要求,许多工程师都在他们的设计中加入了锁相环(PLL)。PLL有很多理想的特性，例如可以倍频、纠正时钟信号的占空比以及消除时钟在分布中产生的延迟等。这些特性使设计者们可以将价格便宜的低频晶振置于芯片外作为时钟源，然后通过在芯片中对该低频时钟源产生的信号进行倍频来得到任意更高频率的内部时钟信号。同时，通过加入PLL，设计者还可以将建立-保持时间窗与芯片时钟源的边沿对齐，并以此来控制建立-保持时间窗和输入时钟源与输出信号之间的延迟。 2）在信号源产生方面的应用例二：由于无线电通信技术的迅速发展，对振荡信号源的要求也在不断提高。不但要求它的频率稳定度和准确度高，而且要求能方便地改换频率。实现频率合成有多种方法，但基本上可以归纳为直接合成法与间接合成法（锁相环路）两大类。 3）无线通信领域的实际应用例三：GSM手机的频率系统包括参考频率锁相环，射频本振锁相环、中频本振锁相环。广义的数字锁相环包括扩频通信中的码跟踪。三、数字锁相环的基本原理一般数字锁相环路的组成与模拟锁相环路相同，即也是由相位检波器、环路滤波器和本地振荡器等基本部件构成，但这些部件全部采用数字电路。具体来说数字锁相环由：数字鉴相器、数字环路滤波器、NCO和分频器组成。四、实际应用中的数字锁相环的实现方法 PLL的结构和功能看起来十分简单，但实际上却非常复杂，因而即使是最好的电路设计者也很难十分顺利地完成PLL的设计。在实际应用中，针对数字信号或数字时钟的特点，数字锁相环多采用超前滞后型吞吐脉冲的锁相环路来实现。下面的框图是一个实用的数字锁相环的实现框图。

滤波法及数字锁相环法位同步提取实验模拟锁相环实验载波同步帧同步实验

实验十九滤波法及数字锁相环法位同步提取实验实验项目三数字锁相环法位同步观测（1）观测“数字锁相环输入”和“输入跳变指示”，观测当“数字锁相环输入”没有跳变和有跳变时“输入跳变指示”的波形。从图中可以观察出，若前一位数据有跳变，则判断有效，“输入跳变指示”输出表示1；否则，输出0表示判断无效。（2）观测“数字锁相环输入”和“鉴相输出”。观测相位超前滞后的情况数字锁相环的超前—滞后鉴相器需要排除位流数据输入连续几位码值保持不变的不利影响。在有效的相位比较结果中仅给出相位超前或相位滞后两种相位误差极性，而相位误差的绝对大小固定不变。经观察比较，“鉴相输出”比“数字锁相环输入”超前两个码元。

（3）观测“插入指示”和“扣除指示”。（4）以信号源模块“CLK ”为触发，观测13号模块的“BS2”。思考题：分析波形有何特点，为什么会出现这种情况。因为可变分频器的输出信号频率与实验所需频率接近，将其和从信号中提取的相位参考信号同时送入相位比较器，比较的结果若是载波频率高了，就通过补抹门抹掉一个输入分频器的脉冲，相当于本地振荡频率降低；相反，若示出本地频率低了时就在分频器输入端的两个输入脉冲间插入一个脉冲，相当于本地振荡频率上升，从而了达到同步的目的。思考题：BS2恢复的时钟是否有抖动的情况，为什么？试分析BS2抖动的区间有多大？如何减小这个抖动的区间？有抖动的存在，是因为可变分频器的存在使得下一个时钟沿的到来时间不确定，从而引入了相位抖动。而这种引入的误差是无法消除的。减小相位抖动的方法就是将分频器的分频数提高。

实验二十模拟锁相环实验实验项目一 VCO 自由振荡观测（1）示波器CH1接TH8，CH2接TH4输出，对比观测输入及输出波形。实验项目二同步带测量（1）示波器CH1接13号模块TH8模拟锁相环输入，CH2接TH4输出BS1，观察TH4 输出处于锁定状态。将正弦波频率调小直到输出波形失锁，此时的频率大小f1为 400Hz ；将频率调大，直到TH4输出处于失锁状态，记下此时频率f2为 9.25kHz 。对比波形可以发现TH8与TH4信号输入与输出错位半个周期如右图所示，方波抖动，说明处于失锁状态。记下两次波形失锁的频率，可计算出同步带 f=9.25KHz-400Hz=8.85KHz 。

用锁相环路设计FM调制解调器

用锁相环路设计FM调制解调器一、基于锁相环的调频调制原理 FM调制原理图（PLL调制器）根据环路的线性相位模型，可以导出在调制信号U f(t)作用下，环路的输出相位（以下均用它的拉普拉斯变换表示）：﹒ =He（s）﹒（1/s）﹒K0﹒UF(s) VCO输出频率相对于自由振荡频率ω0的频偏即为sθ2(s)。有以上式得 Sθ2(s)= He（s）﹒K0 ﹒UF(s) 由于K0是常数，He（s）具有高通特性，可见只要在He（s）的带通之内，输出频偏与调制信号的幅度成正比，这样就产生了FM信号。由以上说明可知，完成FM依赖于锁相环路的误差传递函数He（s），必须使调制频率Ω在频率特性He（jΩ）的通带之内才行。因为He （jΩ）具有高通特性，所以图方案在调制频率Ω很低，进入He（j Ω）的阻带之后，调制频偏是很小的。二，simulink仿真框图（FM调制）为：

各元器件参数如下：环路滤波器的参数为：电压控制振荡器的参数为：

调制信号的参数为：输出波形图为：

三,基于锁相环的调频解调原理调制跟踪的锁相环路本身就是一个FM解调器，从压控振荡器输入端得到解调输出。发射机部分用PLL集成电路构成，VCO作为FM调制器，PD用一个相乘器，这里用作缓冲发大，只要在另一端加一固定偏置电压即可。接收机是一通用的线性PLL电路。利用PLL良好的调制跟踪特性，使PLL跟踪输入FM信号的瞬时相位的变化，从而从VCO控制端获得解调输出。四，simulink仿真框图为：

各元器件参数如下：环路滤波器的参数为：电压控制振荡器的参数为：调制信号的参数为：

通信原理数字锁相环实验

通信原理实验报告三数字锁相环实验

实验3数字锁相环实验一、实验原理和电路说明在电信网中，同步是一个十分重要的概念。同步的种类很多，有时钟同步、比特同步等等，其最终目的使本地终端时钟源锁定在另一个参考时钟源上，如果所有的终端均采用这种方式，则所有终端将以统一步调进行工作。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一。锁相环分为模拟锁相环与数字锁相环，本实验将对数字锁相环进行实验。图2.2.1 数字锁相环的结构数字锁相环的结构如图所示，其主要由四大部分组成：参考时钟、多模分频器（一般为三种模式：超前分频、正常分频、滞后分频）、相位比较（双路相位比较）、高倍时钟振荡器（一般为参考时钟的整数倍，此倍数大于20）等。数字锁相环均在FPGA内部实现，其工作过程如图所示。

T1时刻T2时刻T3时刻T4时刻图2.2.2 数字锁相环的基本锁相过程与数字锁相环的基本特征在图，采样器1、2构成一个数字鉴相器，时钟信号E、F对D信号进行采样，如果采样值为01，则数字锁相环不进行调整（÷64）；如果采样值为00，则下一个分频系数为（1/63）；如果采样值为11，则下一分频系数为（÷65）。数字锁相环调整的最终结果使本地分频时钟锁在输入的信道时钟上。在图中也给出了数字锁相环的基本锁相过程与数字锁相环的基本特征。在锁相环开始工作之前的T1时该，图中D点的时钟与输入参考时钟C没有确定的相关系，鉴相输出为00，则下一时刻分频器为÷63模式，这样使D点信号前沿提前。在T2时刻，鉴相输出为01，则下一时刻分频器为÷64模式。由于振荡器为自由方式，因而在T3时刻，鉴相输出为11，则下一时刻分频器为÷65模式，这样使D点信号前沿滞后。这样，可变分频器不断在三种模式之间进行切换，其最终目的使D点时钟信号的时钟沿在E、F时钟上升沿之间，从而使D 点信号与外部参考信号达到同步。在该模块中，各测试点定义如下： 1、TPMZ01：本地经数字锁相环之后输出时钟（56KHz） 2、TPMZ02：本地经数字锁相环之后输出时钟（16KHz） 3、TPMZ03：外部输入时钟÷4分频后信号（16KHz） 4、TPMZ04：外部输入时钟÷4分频后延时信号（16KHz） 5、TPMZ05：数字锁相环调整信号

数字锁相环MATLAB代码

奈奎斯特型全数字锁相环（NR-DPLL）注：本文截取于通信原理课程综合设计，载波提取部分中的锁相环解调部分中的基础锁相环。MATLAB编程仿真实现，想要simulink实现的同学要失望啦。代码在本文末，抱歉未加注释。理解本文需要的知识：信号与系统，数字信号处理，同步技术。

2.7载波的同步提取提取载波信息可用锁相环进行跟踪载波或调制信息。本文采用奈奎斯特型全数字锁相环（NR-DPLL ）对接收信号进行载波同步提取，并用于相干解调。 2.7.1 NR-DPLL 结构介绍数字锁相环的基本组成如下图2-6 数字锁相环的组成 NR-DPLL 是基于奈奎斯特采样鉴相器、数字环路滤波器、数字控制振荡器的一种数字锁相环。下面分别对各部分作简要介绍。 2.7.2 奈奎斯特采样鉴相器奈奎斯特采样鉴相器的组成框图如图2-7所示。图2-7 奈奎斯特采样鉴相器的组成框图为了表述方便，设数字控制振荡器（NCO ）输出的本振数字信号为 0002()cos(())k k k u t U t t ωθ=+ (2.7-1) 输入信号 101()sin(())i u t U t t ωθ=+ (2.7-2)

其中 100()(),i i o t t t θωθωωω=?+?=- 输入信号经A/D 采样后，第k 个采样时刻采样量化后的数字信号为 01()sin(())i k i k k u t U t t ωθ=+ (2.7-3) 对输入信号进行A/D 变换的采样速率由带通信号奈奎斯特采样定理确定，但为防止信号频谱混叠并保证信号相位信息的有效抽取，采样速率一般选取前置带通滤波器的两倍带宽以上。令()(),()()i k i o k o u t u k u t u k ==，即()i u k 和()o u k 相乘后，经低通滤波得到的数字误差信号 ()sin ()d d e u k U k θ= (2.7-4) 式中 12()()()e k k k θθθ=- (2.7-5) 2.7.3 数字环路滤波器数字环路滤波器与模拟环路中环路滤波器的作用是一样的，都是为了抑制高频分量及噪声，且滤波器的参数直接影响环路的性能。在实际应用中一阶数字环路滤波器的实现形式如图2-8所示。图2-8 一阶数字环路滤波器的实现形式其Z 域传递函数： 2 11 ()z ()1c d u k G F G u k z -=+-（）= (2.7-6) 按照图2-8中所实现的数字滤波器，其频率特性与理想积分滤波器的频率特性一致；两种滤波器参数之间也有着一定的对应关系。对理想积分滤波器的传递

实验报告一模拟锁相环模块

模拟锁相环模块信息工程学院08级电子班安艳芳0839107 一、实验目的 1、熟悉模拟锁相环的基本工作原理 2、掌握模拟字锁相环的基本参数及设计二、实验仪器 JH5001通信原理综合实验系统（一台）、20MHz双踪示波器（一台）、函数信号发生器（一台）三、实验原理和电路说明锁相的重要性：在电信网中，同步是一个十分重要的概念。其最终目的使本地终端时钟源锁定在另一个参考时钟源上。同步的技术基础是锁相，因而锁相技术是通信中最重要的技术之一在系统工作中模拟锁相环将接收端的256KHz时钟锁在发端的256KHz的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz）组成。因来自发端信道的HDB3码为归零码，归零码中含有256KHz时钟分量，经UP03B构成中心频率为256KHz 有源带通滤波器后，滤出256KHz时钟信号，该信号再通过UP03A放大，然后经UP04A和UP04B两个除二分频器（共四分频）变为64KHz信号，进入UP01鉴相输入A脚；VCO输出的512KHz输出信号经UP02进行八分频变为64KHz信号，送入UP01的鉴相输入B脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz频率上。模拟锁相环模块各跳线开关功能如下： 1、跳线开关KP01用于选择UP01的鉴相输出。当KP01设置于1_2时（左端），环路锁定时TPP03、 TPP05输出信号将存在一定相差；当KP01设置于2_3时（右端），选择三态门鉴相输出，环路锁定时TPP03、TPP05输出信号将不存在相差。 2、跳线开关KP021是用于选择输入锁相信号：当KP021置于1_2时，输入信号来自HDB3编码模块的HDB3码信号；当KP021置于2_3时，选择外部的测试信号（J007输入），此信号用于测量该模拟锁相环模块的性能。

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路频率合成器组成：频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环：它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理：锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的输入频率相等。锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

滤波法及数字锁相环法位同步提取实验和帧同步提取实验教学文案

滤波法及数字锁相环法位同步提取实验和帧同步提取实验

滤波法及数字锁相环法位同步提取实验和帧同步提取实验一、实验目的 1、掌握滤波法提取位同步信号的原理及其对信息码的要求； 2、掌握用数字锁相环提取位同步信号的原理及其对信息代码的要求； 3、掌握位同步器的同步建立时间、同步保持时间、位同步信号同步抖动等概念； 4、掌握巴克码识别原理； 5、掌握同步保护原理； 6、掌握假同步、漏同步、捕捉态、维持态的概念。二、实验内容 1、熟悉实验箱 2、滤波法位同步带通滤波器幅频特性测量； 3、滤波法位同步恢复观测； 4、数字锁相环位同步观测； 5、帧同步提取实验。三、实验条件/器材滤波法及数字锁相环法位同步提取实验： 1、主控&信号源、8号（基带传输编译码）、13号（载波同步及位同步）模块 2、双踪示波器（模拟/数字） 3、连接线若干帧同步提取实验： 1、主控&信号源、7号模块 2、双踪示波器（模拟/数字） 3、连接线若干四、实验原理滤波法及数字锁相环法位同步提取实验原理见通信原理综合实验指导书P129-P134; 帧同步提取实验原理见通信原理综合实验指导书P141。五、实验过程及结果分析（一）熟悉实验箱（二）滤波法位同步带通滤波器幅频特性测量 1、连线及相关设置（1）关电，连线。（2）开电，设置主控，选择【信号源】→【输出波形】。设置输出波形为正弦波，调节相应旋钮，使其输出频率为200Khz，峰峰值3V。（3）此时系统初始状态为：输入信号为频率200KHz、幅度为3V的正弦波。 2、实验操作及波形观测分别观测13号模块的“滤波法位同步输入”和“BPF-Out”，改变信号源的频率，测量“BPF-Out” 的幅度填入下表，并绘制幅频特性曲线。

实验十一锁相环调频与鉴频电路

实验十一锁相环调频与鉴频电路实验目的 1. 加深锁相环工作原理和锁相环调频与鉴频的原理的理解。 2.掌握锁相环调频与鉴频的测试方法。二、实验使用仪器 1．锁相环调频与测试实验板、锁相环鉴频实验板 2．高频信号源、低频信号源、100MHz双踪示波器、谱分析仪、万用表。三、实验基本原理与电路 1．锁相调频电路锁相调频原理框图如图11-1所示。载波为频率稳定性很高的方波。相位比较器的输出中包含了载波与已调波之间的相位差形成的直流电压和信号的交流电压，若低通滤波器的幅频特性与信号的幅频特性之间基本互不重叠，那么低通滤波器的输出中将不包含信号的频率分量，而只有与载波锁定后的直流电压，所以已调波的载频被锁定在输入载波的频率上。图11-1锁相调频原理框图与频谱关系采用CD4046锁相环集成芯片来实现鉴频的实验电路如图10-5所示。2．锁相鉴频电路

锁相环鉴频电路的系统原理框图如图11-2所示，设输入为，输出为，低通滤波器的传递函数为。图11-2锁相鉴频电路的原理框图为直流分量，经隔直电路将被隔除，输出端仅有由输入引起的输出。由正弦信号进过线性系统的输出为幅值被传递函数的幅频特性函数加权，相位增加传递函数的相频特性函数，输出可表示为采用CD4046锁相环集成芯片来实现鉴频的实际电路如图11-3所示。调频信号FM从相位比较器I输入（14端），PLL入锁后，VCO的振荡频率将跟踪调频信号的频率变化，经低通滤波器滤去载频信号后，从10端输出解调信号。四、实验内容 1.锁相环路调频电路调频 2.锁相环路鉴频电路鉴频五、实验步骤 1. 锁相环路调频电路调频

实验电路如图10-5 选择相位比较器1。接通J1、J3下、J4， J2下。用高频信号源输出频率为500KHz、幅值为10V的01方波，作为载波由IN1输入到实验电路。用低频信号源输出频率为1kHZ、幅值为1V的调制信号从IN2加入。在OUT 端可得到调频波中心频率为500KHz的调频信号。用谱分析仪观察调频波的频谱。分别改变信号的频率和幅值，观察调频波的频谱的变化。绘制定性的频谱，试述调频波的频谱与信号的幅值、频率的关系。 2．锁相环路鉴频电路鉴频选择相位比较器1，J2断开。锁相环路调频电路的调整完毕后，将锁相环调频与测试电路实验板产生的调频信号（FM）由OUT端接入锁相环路鉴频电路模块IN端。当锁相环路鉴频电路模块的锁相环在FM信号上锁定时，压控振荡器跟踪这个信号频率的瞬间，VCO的输入电压是来自相位检测的经滤波的误差电压，它包含由产生的直流分量和引起的输出。由OUT端输出。用示波器输入交流耦合观察、记录鉴频输出波形。并与输入调频电路的信号做比较，分析增益、谐波失真、延时等。六、思考题 1.估算本锁相环调频实验电路的信号的下限频率。 2. 试分析输入调频信号与鉴频输出波形的延时形成的原因。 3. 总结由本实验的收获、体会及对本实验的建议。

数字锁相环试验讲义锁相环的分类模拟数字如何定义何谓

数字锁相环研究

数字锁相环研究刘飞雪摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。从六十年代起，人们就开始对数字锁相环路研究。起初，只是把模拟锁相环路中的部分部件数字化。比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。此后，出现了全数字化锁相环。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是：它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。因此，

实验三：模拟锁相环与载波同步

实验三：模拟锁相环与载波同步一、实验目的 1.模拟锁相环工作原理以及环路锁定状态、失锁状态、同步带、捕捉带等基本概念。 2.掌握用平方法从2DPSK信号中提取相干载波的原理及模拟锁相环的设计方法。 3.了解相干载波相位模糊现象产生的原因。二、实验内容 1. 观察模拟锁相环的锁定状态、失锁状态及捕捉过程。 2. 观察环路的捕捉带和同步带。 3. 用平方环法从2DPSK信号中提取载波同步信号，观察相位模糊现象。三、实验步骤本实验使用数字信源单元、数字调制单元和载波同步单元。 1.熟悉载波同步单元的工作原理。接好电源线，打开实验箱电源开关。 2.检查要用到的数字信源单元和数字调制单元是否工作正常（用示波器观察信源NRZ-OUT(AK)和调制2DPSK信号有无，两者逻辑关系正确与否）。 3. 用示波器观察载波同步模块锁相环的锁定状态、失锁状态，测量环路的同步带、捕捉带。环路锁定时u d 为直流、环路输入信号频率等于反馈信号频率（此锁相环中即等于VCO信号频率）。环路失锁时u d 为差拍电压，环路输入信号频率与反馈信号频率不相等。本环路输入信号频率等于2DPSK载频的两倍，即等于调制单元CAR信号频率的两倍。环路锁定时VCO信号频率等于CAR-OUT信号频率的两倍。所以环路锁定时调制单元的CAR和载波同步单元的CAR-OUT频率完全相等。根据上述特点可判断环路的工作状态，具体实验步骤如下：（1）观察锁定状态与失锁状态打开电源后用示波器观察u d ，若u d 为直流，则调节载波同步模块上的可变电容C 34，u d 随C 34 减小而减小，随C 34 增大而增大（为什么？请思考），这说明环路处于锁定状态。用示波器同时观察调制单元的CAR和载波同步单元的CAR-OUT，可以看到两个信号频率相等。若有频率计则可分别测量CAR和CAR-OUT频率。在锁定状态下，向某一方向变化C 34，可使u d 由直流变为交流，CAR和CAR-OUT频率不再相等，环路由锁定状态变为失锁。

锁相环调频及锁相环调频发射与接收实验实验报告

锁相环调频及锁相环调频发射与接收实验实验报告沈凯捷101180101 锁相环调频实验一. 实验目的 1．加深对锁相环基本工作原理的理解。 2．掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等概念的理解。 3．掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。 1.理解用锁相环实现调频的基本原理。 2.掌握NE564构成调频电路的原理和调试，测试方法。二、实验使用仪器 1．NE564锁相和调频实验板 2．100MHz泰克双踪示波器 3. FLUKE万用表 4. 高频信号源 5. 低频信号源三、实验内容 1. 压控振荡器的测试。 2 . 同步带和捕捉带的测量。 3. 调频信号的产生和测量。四、实验步骤 1. 压控振荡器的测试（1）在实验箱主板上插上锁相环调频与测试电路实验模块。接通实验箱上电源开关，电源指标灯点亮。（2）把跳线S1，S2，S5，S6，S7断开，S3，S4合上。单独测试压控振荡器的自由振荡频率。

将双排开关S8的4端合上，此时8200pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。然后调节可变电容CW ，观察振荡频率的变化范围，并记录。将双排开关S8的3端合上，此时820pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。然后调节可变电容CW ，观察振荡频率的变化范围，并记录。将双排开关S8的2端合上，此时82pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。然后调节可变电容CW ，观察振荡频率的变化范围，并记录。将双排开关S8的1端合上，此时22pF 的固定电容接入12，13脚之间，用示波器观察TP2处的波形（压控振荡器的输出端），并测量此时的振荡频率。调节滑动变阻器W1的值，观察振荡频率是否有变化，并思考原因。然后调节可变电容CW ，观察振荡频率的变化范围，并记录。 2. 同步带和捕捉带的测量注意：跳线S1接左边是锁相，S1接右边是调频。把跳线S1接到锁相位置（跳线S1接左边），把跳线S2， S6，S7断开，S3，S4，S5，S8的2端合上。测试NE564构成的锁相环路。（1）调节可变电容CW 和滑动变阻器W1的值，，用示波器观察TP2处的波形，使其振荡频率达到4MHz （=2VC O f M H z 即作为参考值），用高频信号源产生频率为3.9MHz ，峰峰值为4V 的正弦信号i f ，从TP1处输入。（2）同步带和捕捉带的测量可按定义来测量，方法如下：一开始输入基准频率i f ，使i VCO f f ，环路处于失锁状态，然后缓缓增加输入信号频率i f ，用双踪示波器仔细观察TP1和TP2处两信号之间i f 和V C O f 之间的关系。当发现两信号由不同步变为同步，且=i V C O f f ，表