EDA课设序列信号发生器设计

绪论

本次课程设计通过利用quartusII软件实现序列发生器。从而对EDA进一步的熟悉，了解，和掌握。通过本课程的学习，可以了解硬件描述语言编程方法 ,

掌握VHDL编程方法，掌握序列发生器的形成。

EDA是电子设计自动化（Electronic Design Automation）缩写，是90年代初从CAD（计算机辅助设计）、CAM（计算机辅助制造）、CAT（计算机辅助测试）和CAE（计算机辅助工程）的概念发展而来的。EDA技术是以计算机为工具，根据硬件描述语言HDL（ Hardware Description language）完成的设计文件，自动地完成逻辑编译、化简、分割、综合及优化、布局布线、仿真以及对于特定目标芯片的适配编译和编程下载等工作。典型的EDA工具中必须包含两个特殊的软件包，即综合器和适配器。综合器的功能就是将设计者在EDA平台上完成的针对某个系统项目的HDL、原理图或状态图形描述，针对给定的硬件系统组件，进行编译、优化、转换和综合，最终获得我们欲实现功能的描述文件。综合器在工作前，必须给定所要实现的硬件结构参数，它的功能就是将软件描述与给定的硬件结构用一定的方式联系起来。也就是说，综合器是软件描述与硬件实现的一座桥梁。综合过程就是将电路的高级语言描述转换低级的、可与目标器件FPGA/CPLD 相映射的网表文件。

适配器的功能是将由综合器产生的王表文件配置与指定的目标器件中，产生最终的下载文件，如JED文件。适配所选定的目标器件（FPGA/CPLD芯片）必须属于在综合器中已指定的目标器件系列。

硬件描述语言HDL是相对于一般的计算机软件语言，如：C、PASCAL而言的。HDL语言使用与设计硬件电子系统的计算机语言，它能描述电子系统的逻辑功能、电路结构和连接方式。设计者可利用HDL程序来描述所希望的电路系统，规定器件结构特征和电路的行为方式；然后利用综合器和适配器将此程序编程能控制FPGA和CPLD内部结构，并实现相应逻辑功能的的门级或更底层的结构网表文件或下载文件。目前，就FPGA/CPLD开发来说，比较常用和流行的HDL主要有ABEL-HDL、AHDL和VHDL。

1 EDA 技术概述

1.1 EDA技术的发展过程

EDA技术伴随着计算机，集成电路，电子系统设计的发展，经历了：

（1）20世纪70年代的计算机辅助设计（Computer Assist Design，CAD）阶段;

(2) 20世纪80年代的计算机辅助设计（Computer Assist Design，CAD）阶段;

(3) 20世纪90年代的电子系统设计自动化（Electronic Design Automation，EDA）。

1．2 EDA技术主要内容

EDA技术内容丰富，涉及面广，我们应该了解和掌握可编程逻辑器件的原理，结构，EDA工具软件的使用，硬件描述语言VHDL等。

1.2.1 可编程逻辑器件

可编程逻辑额器件（PLD）是一种用户根据需要而自行构造逻辑功能的数字集成电路。它的基本设计方法是借助于EDA软件，用原理图，状态机，布尔表达式，硬件描述语言等方法，生成相应的的目标文件，最后再由编程器或下载电缆，下载到目标器件中去。

可编程逻辑器件是新一代的数字逻辑器件。这种器件具有高集成度，高速度，高，可靠性等最明显的特点，其时钟延迟可达纳秒级。

与ASIC设计比较，它的明显优势是开发周期短，投资风险小，产品上市速度快等特点。

1.2.2 硬件描述语言VHDL

VHDL是一种主要的硬件描述语言之一，硬件描述语言（HDL）是各种描述方法中最能体现EDA优越性的描述方法。所谓硬件描述语言，实际上就是一种描述工具，其描述的对象就是待设计电路系统的逻辑功能，实现该功能的算法，选用的电路结构以及其他各种约束条件等。通常要求HDL既能描述系统的行为，又能描述系统的结构。

VHDL语言是美国国防部与20世纪80年代后期，出于军事工业需要开发的。1984年VHDL被IEEE确定为标准的硬件描述语言。1993年IEEE对VHDL进行了修正，增加了部分新的VHDL命令与属性，增强了对系统的描述能力。

VHDL涵盖面广，抽象描述强，支持硬件的设计，验证，综合和测试。VHDL 能在多级别上对同一逻辑功能进行描述。VHDL的基本结构包含一个实体和一个结构体，而完整的VHDL结构还包括配置，程序包与库。各种硬件描述语言中，VHDL的描述能力最强，因此运用VHDL 进行复杂电路设计时，往往采用自顶向下结构化的设计方法。

1.3 Quartus软件简介

Quartus II 是Altera公司的综合性PLD开发软件，支持原理图、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多种设计输入形式，内嵌自有的综合器以及仿真器，可以完成从设计输入到硬件配置的完整PLD设计流程。

Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl脚本完成设计流程外，提供了完善的用户图形界面设计方式。具有运行速度快，界面统一，功能集中，易学易用等特点。

Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模块库，使用户可以充分利用成熟的模块，简化了设计的复杂性、加快了设计速度。对第三方EDA工具的良好支持也使用户可以在设计流程的各个阶段使用熟悉的第三放EDA工具。

此外，Quartus II 通过和DSP Builder工具与Matlab/Simulink相结合，可以方便地实现各种DSP应用系统；支持Altera的片上可编程系统（SOPC）开发，集系统级设计、嵌入式软件开发、可编程逻辑设计于一体，是一种综合性的开发平台。

Maxplus II 作为Altera的上一代PLD设计软件，由于其出色的易用性而得到了广泛的应用。目前Altera已经停止了对Maxplus II 的更新支持，Quartus II 与之相比不仅仅是支持器件类型的丰富和图形界面的改变。Altera在Quartus II 中包含了许多诸如SignalTap II、Chip Editor和RTL Viewer的设计辅助工具，集成了SOPC和HardCopy设计流程，并且继承了Maxplus II 友好的图形界面及简便的使用方法。

Altera Quartus II 作为一种可编程逻辑的设计环境, 由于其强大的设计能力和直观易用的接口，越来越受到数字系统设计者的欢迎。

Altera的Quartus II可编程逻辑软件属于第四代PLD开发平台。该平台支持一个工作组环境下的设计要求，其中包括支持基于Internet的协作设计。Quartus平台与Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供应商的开发工具相兼容。改进了软件的LogicLock模块设计功能，增添了FastFit编译选项，推进了网络编辑性能，而且提升了调试能力。

2 方案论证

课程设计的要求是：设计一个有限状态机，用以产生输出序列“1110101101”。并且使用VHDL语言编程。画出流程图。

2.1 状态机简介

状态机就是一组触发器的输出状态随着时钟和输入信号按照一定的规律变化的一种机制或过程，任何时序电路都可以表示为有限状态机，有限状态机是实现高可靠逻辑控制的重要途径，是大型数字系统设计中的重要组成部分，尤其是进行复杂的时序逻辑电路的实现。

2.1.1 Moore型状态机

从输出时序上看，Moore型状态机属于同步输出状态机，它的输出仅为当前状态的函数，这类状态机的输入发生变化时还必须等待时钟的到来，时钟使状态发生变化时才导致输出变化。

2.1.2 Mealy型状态机

与Moore型状态机不同，Mealy型状态机输出状态不仅与当前状态有关，而且与输入信号有关，因此输入信号可以直接影响输出信号，不依赖与时钟的同步，属于异步时序的概念。

2.2 设计方案

由题目的要求设计信号发生器：通过编程产生信号序列。对产生的序列我选择用实验箱上的灯来显示，但是实验箱上只有八个灯，而要显示10位的信号是不可能各信号对位显示了。于是又考虑用一个灯循环显示一个序列，由于连续出现多个高平信号1时，视觉不好区分，所以我又选择了一个与序列发生器中的时钟用来对其进行对比。

由于实验箱上提供的信号频率是20MHZ。为了完成实验要求必须对信号分频使得显示正常。也就是说在设计中要有分频模块。

最后把各个模块连接起来可以用元件例化的方法，也可以用原理图连接生成总的顶层文件，从而达到设计的目的。

3 设计过程

3.1 信号发生器

表一：序列发生器控制表

状态 S0 S1 S2 S3 S4 qout 1 1 1 0 1 状态 S5 S6 S7 S8 S9 qout

1

1

1

复位信号clr.当clr=0时，使输出始终为s0=1,也就是输出显示的灯一定是常亮。当clr=1时，不影响程序运行，正常输出序列。灯有亮暗之分。从灯的输出情况可以看出序列的正确性。

3.2 状态转化图

1

1 1

1

11 0

S0

S1

S2 S3

S4

S5

S6

S7

S8

S9

1

1

1

图3.1 状态图

4 各个设计模块

4.1 序列发生器

4.1.1 序列发生器模块

根据要求在Quartus中编写好程序并且通过调试，之后创建block symbol file.然后将所有的管脚导入block中。然后在files下的device design files 下选中我创立的xvlie.vhd文件，单击右键，选中creat symbol files for current file 单击左键创建序列发生器模块。之后再block中双击左键，如图4.1的图框选择project其下就有序列发生器的模块，选中ok则可以在block 中添加序列发生器元件。之后可以根据要求和目的来应用和添加这个模块。并且对其连线。

图4.1 序列发生器模块

4.1.2 序列发生器的波形仿真

和上面一样利用Quartus中编写好程序和经过调试的程序，并在new下选择other files创建vector waveform file。然后对其进行时钟的设计如图4.2，在processing中选择simulator tool，进行仿真，如图4.3。点击Start 就开始生成输出波形。而序列发生器的波形仿真则如图4.4由波形图可以看到当clr信号为高电平时输出序列为1110101101。当clr为高低电平时则输出S0状态高电平。

图4.2 时钟设置

图4.3 仿真设置

图4.4序列发生器的仿真波形

4.2 分频模块

由于实验箱的频率太大，为了使实验显示能正确显示，必须对其进行分频。由于视觉原因将用于显示的频率分成1HZ.在序列发生器中的频率我用1000HZ的频率。分频模块也是通过先编写程序并调试正确，然后根据4.1中的步骤进行模块的生成和进行波形的仿真。其图如4.5，4.6。在图4.6中由于输入的信号时20MHZ而输出的信号是1HZ，数量级相差太大，仿真现象无法观察，现象不明显。在图中有限的时间范围内无法显示。

图4.5 分频模块

图4.6 分频器仿真图

4.3 现象检查

由于是要检查一个序列，有高低电平出现，于是可以选择一个灯来观察产生的序列的正确性。如果选择用实验箱上的灯来显示，考虑用一个灯循环显示一个序列，由于连续出现多个高平信号1时或低电平0是，视觉不好区分，所以我又选择了一个与序列发生器中的时钟用来对其进行对比。由于分频是将20MHZ 的频率分成1HZ。时钟输出为一亮暗之间的时间差为一秒。而序列发生器也是一秒输出为一秒。

4.4 总体的电路

总体设计时将上面的各个模块连接起来，并将其设置为顶层文件。总体设计可以用元件例化得到，也可以利用原理图来实现。由于我觉得用原理图来弄总的设计比较方便。所以我就用原理图来设计的。其总的原理如图4.7。仿真图如图4.8。

图4.7 总体模块

图4.8 总体仿真波形

5 心得体会

为期近两周的EDA课程设计已经接近尾声。通过这次课程设计首先对EDA课程的到了复习和应用。并且对所学的知识的到了应用。使得理论与实践相结合，对知识的掌握更佳的熟练。

拿到题目后我首先在网上收索了该题目的相关知识，并且对相关知识进行分析，发现网上的资料不是很全，于是又到图书馆里借了相关的资料。并且对其进行了选择和筛选。

之后利用QuartusII6.0进行程序的编辑，并且在自己的电脑上进行调试和相关的波形仿真。编写程序时我编写了两个程序，以便在试验箱调节时多一种选择的余地。然后到试验箱上调节。由于有一个程序的实验效果不是很明显，就将这个程序给舍去了。在进行试验调试之前需要对一些端口进行一些相关的设置和注意一些事项。并且对另外一个程序做了适当的修改时实验现象更加的明显。最初我没有接时钟输出端口。之后为了观察现象明显，最后我接了一个时钟输出端口以便观察。

这次课程设计，在调试时还是比较的顺利的。通过这次课程设计对word也更佳的熟悉。

这次课程设计业使我明白了在知识的领域里我还有很多很多的不足，并且再一次的深深的体会到理论和实践之间还有很到的差别。在以后的学习中应该多多的注意实践知识的训练和积累。在以后的学习生活中要不断的开拓自己的动手能力，不断的训练自己的动手能力。这次课程设计让我深深的明白了自己以后该做什么，该怎么去做。

参考文献：

[1]潘松，黄继业.《EDA技术与VHDL设计》.清华大学出版社高等教育出版社，2007.

[2] 章彬宏.《EDA应用及技术》. 北京理工大学出版社，2007.

[3]张亦华，延明.北京邮电大学出版社，2003.

[4] 夏路易.《基于EDA的电子技术课程设计》.电子工艺出版社，2009.

[5] 王金明.《数字系统设计Verilog HDL》. 电子工艺出版社，2009.

附录：

分频模块的源程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity fen1 is

port(

clk:in std_logic;

q1:out std_logic);

end fen1;

architecture bhv of fen1 is

signal count0:std_logic_vector(25 downto 0); begin

process

begin

wait until rising_edge(clk);

if count0=20000000 then

count0<=(others=>'0');

else count0<=count0+1;

if count0<10000000 then

q1<='0';

else q1<='1';

end if;

end if;

end process;

end bhv;

序列发生器源程序：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

entity xvlie is

port(clk,clr:in std_logic;

qout:out std_logic);

end ;

architecture bhv of xvlie is

constant s0:std_logic_vector(4 downto 0):="10000"; constant s1:std_logic_vector(4 downto 0):="10001"; constant s2:std_logic_vector(4 downto 0):="10010"; constant s3:std_logic_vector(4 downto 0):="00011"; constant s4:std_logic_vector(4 downto 0):="10100"; constant s5:std_logic_vector(4 downto 0):="00101"; constant s6:std_logic_vector(4 downto 0):="10110"; constant s7:std_logic_vector(4 downto 0):="10111"; constant s8:std_logic_vector(4 downto 0):="01000"; constant s9:std_logic_vector(4 downto 0):="11001"; signal q:std_logic_vector(4 downto 0);

begin

p1:process(clk,clr)

begin

if (clr='0')then

q<=s0;

elsif(clk'event and clk='1')then

case q is

when s0=>q<=s1; when s1=>q<=s2; when s2=>q<=s3; when s3=>q<=s4; when s4=>q<=s5; when s5=>q<=s6; when s6=>q<=s7; when s7=>q<=s8; when s8=>q<=s9; when s9=>q<=s0; when others =>q<=s0; end case;

end if;

end process p1;

qout<=q(4);

end bhv;