数字秒表电路报告

数字秒表电路报告
数字秒表电路报告

课程名称:数字电子技术课程设计

题目:电子秒表电路

学生姓名:

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日期:年月日

电子秒表电路

一、设计任务与要求

要求设计一个数字秒表,用于短时间测量,适用于田径比赛等竞技场合计时使用。

(1)计时范围:0~10分钟

(2)显示分辨率为1s/10。

(3)用一只按钮开关控制三种工作状态,即:清零计时停止

二、方案设计与论证

实验要求设计一个用于短时间测量的电子秒表,根据学过的相关知识可以知道和题目的要求,电路应该分为分为3个部分,分别是计数脉冲产生电路、计数电路、和状态控制电路。电路的框图描述如下图:

由上面的电路模块图,我们讨论得到下面两个方案

方案一、

用一个555定时器做出多谐振荡电路为计数电路提供计数脉冲,通过调节外围电阻R1、R2和电容C的值使振荡电路产生10Hz的计数脉冲(即周期为秒的信号)。用74LS160计数器做成3级计数电路,分别是十进制的秒计数电路、60进制的秒计数电路和十进制的分计数电路。用74LS160做成3进制计数电路并配合74139二线四线译码器做成状态控制电路,使计数电路在清零、计数、停止3个状态之间转换。

方案二、

用石英晶体构成石英晶振脉冲发生器。计数电路是74LS160串接构成的600进制计数器最多可以计数到600秒(10分钟)这样控制起来比较方便、控制电路同方案一。

最终方案:

方案一。由于对方案二的石英晶振电路原来不是很熟悉,并且方案二的计数显示不符合人的一般思维方式,因此选用方案一作为最终方案。

三、单元电路设计与参数计算

根据上面的讨论,方案包含3大单元:计数电路、状态控制电路、计数脉冲产生电路。下面分别对个单元进行设计和参数的计算。

(1)计数脉冲产生电路

由于555定时器在数字电子和模拟电子中都要重要的应用,并且使用起来比较简单,只需接少量的电阻电容等外围元件,就可以构成施密特触发电路、单稳态电路和多谐振荡电路,所以本方案最终选用了555定时器来做计数脉冲产生电路。

555定时器的功能表:

通过对上面功能表的分析,可以用以下的典型多谐振荡电路。

电容C充电时间

t1=(R1+R2)Cln(Vcc-Vt-)/(Vcc-Vt+)=(R1+R2)Cln2 <1>

放电时间t2

t2=R2Cln(0-Vt+)/(0-Vt-)=R2Cln2 <2>

电路的振荡周期

T=t1+t2=(R1+2R2)Cln2 <3>由于设计要求秒表的分辨率为秒,所以这里要设置振荡周期T=

由<3>式并假定C=3uF,则:

R1+2R2=T/Cln2=(3×10-6×ln2)≈48090Ω

最终取R1=8090Ω,R2=20KΩ,C=3uF

(2)74LS160和139二线四线译码器构成的状态控制电路

74LS160功能表

74HC139的真值表

由上面的功能表为依据可以设计下面的控制电路:

由于电子秒表有清零、计数、停止三个状态。本方案利用74LS160构成一个三进制计算电路,由于74160采用异步置零方式,所以用计数器的第四个状态,即0011通过一个与非门译出一个地电位作为控制器的清零信号,使控制器循环于0000、0001和0010之间,对应于秒表的3个控

制状态。而控制计数电路的计数脉冲是通过一个常开开关接VCC构成,每按一下开关,计数器便接收到一个下降沿,从而跳到另一个状态。

(3)74160构成的计数电路

由于74LS160是十进制计数器,采用异步置零方式。按设计要求,秒计数和分钟计数部分都是十进制,所以秒计数部分和分钟计数部分只需用控制电路的清零信号来清零即可,每当秒计时电路和分钟计数电路到达10,或者接收到控制电路的清零信号就清零。

而秒计数部分需要本身的60进制清零信号和控制电路的清零信号来置零,所以U3和U4用或非门来接收这两个清零信号,只要秒计数到达60

或者控制电路发送了清零信号,秒计时电路都会清零。秒计数电路的60进制清零信号是当十位为6时发出的。

同时对于所有的74LS160计数器的ET端(图中为ENT端),由控制电路的74139译码器输出来控制,ET为0时保持,ET为1时计数,计数电路在计数状态和保持状态之间变换。

计数电路

下面是各部分的大图

秒计数电路分计数电路

秒计数电路

四、总电路工作原理及元器件清单1.电子秒表总体电路

2、电路完整工作过程描述(总体工作原理)

整个电路通电后,由于控制电路的计数器初始状态是从0000然后是

0001再到0010,经过二线四线译码器,译码后译码器的输出端Y

3Y

2

Y

1

Y

对应的状态分别是HHHL、HHLH、HLHH(H代表高电位,L代表地电位)。

因为所有的计数器ET端都接到了74HC139的Y

1端,Y

3

接到秒计数电路和

分钟计数电路的清零端,同时Y

3

也通过反相器接到秒钟计数电路清零端的或非门。

电路通电后控制电路的计数器还没开始工作,输出状态为0000,译

码器Y

0低电位,Y

3、

Y

2、

Y

1

都是高电位,所有计数电路的所有计数器ET端

都为1,同时计数电路的所有计数器清零端都是高电位,秒表电路进入计时状态。秒计数电路逢10向秒钟计数电路进1,而秒钟计数电路逢60向分钟计数电路进1。

当按一下开关J1时,控制电路接收到一个下降沿脉冲,控制电路输

出状态变为0001,译码器的输出端Y

3Y

2

Y

1

Y

电位为HHLH,计数电路所有

计数器的ET端都为0,同时所有计数器清零端为1,计数电路处于保持状态。

再按一下J1开关,控制电路接收到一个下降沿脉冲,控制电路输出

状态变为0010,译码器的输出端Y

3Y

2

Y

1

Y

电位为HLHH,计数电路所有计数

器清零端都为0,完成清零动作。

再按开关,则控制电路在0000、0001和0010之间循环,计数电路则在清零、计数和保持之间循环。

2.元件清单

五、仿真调试与分析

整个实验设计和仿真都是用来做的。对一个比较大的电路经行设计和调试电路都是要分模块经行。首先,把计数电路调试好,秒计数电路、秒计数电路和分钟计数电路分别是10进制、60进制和10进制计数电路。开始调试的时候发现秒计数电路到了49就清零了,后来发现开始设计的时候是用了十位的5来译出清零信号,所以当十位进到5,即到49时就会清零,最后改为了用十位的6来译出清零信号。比较难的一部分是秒计数部分。因为秒计数部分由两个74LS160构成,置零要考虑本身的60进制置零和控制电路的清零信号通过多次的仿真和认真的考虑,最终确定了在秒计数电路的清零端接一个二输入或非门,输入端分别连到控制电路送来的清零信号和本身通过与门译出60进制清零端。还要注意74160是异步置零方式,60进制清零时应该用十位的6,即6对应的二进制0110通过与门译出高电位作为置零信号,而不是用59来译码。

控制电路部分的调试。首先要做一个3进制的计数器分别控制电子秒表的3个状态。开始的时候本来想直接用逻辑门对这3个状态译出相应的

控制信号控制计数电路,后来想到用译码器更简单,所以就改用译码器了。因为控制电路计数器只有3个状态,就只需将它的低二位送到译码器的A 、B 输入段就可以。再用译码器的输出端Y 2、Y 1、Y 0分别控制计数电路即可。

脉冲产生电路调试。开始的时候按照《数字电子技术基本教程》的例题计算出产生10HZ 脉冲的电路,但是用把电路画出来之后发现不能驱动计数电路,也就是计数电路不能计数。后来在网上查阅先关资料,才知道是的限制,不能用555定时器产生低频方波脉冲。所以实验仿真时用的参数的1Kz 的参数,报告中给出了10Hz 脉冲产生的计算公式和R1、R2和C 的参数出理论值。 六、结论与心得

对于复杂的电路设计,要先将电路划分模块,然后思考各个模块要实现的功能,再根据所学的知识设计各模块,设计好各个模块之后就要把各模块连接起来,这时候就要注意模块之间的联系了,使各个模块能很好的配合工作。要做好数电的设计必须要能熟练运用组合逻辑电路和时序逻辑电路的知识,尤其是计数器的应用很重要!计数和电路的状态转换都可以通过计数器来实现。还有就是电路设计一定要用软件来仿真,观察结果是否和预期结果符合,以便对电路进行改正后优化。

数字式秒表实验报告

数字式秒表实验报告 摘要 本次设计任务是设计一个数字式秒表 经查阅资料后我把实验分为1.脉冲产生部分。2.电路控制部分。3.计数部分4.译码部分。5显示部分。 脉冲产生部分我选择555多谐振荡器,产生100Hz的脉冲。经参考资料,电路控制部分:启动和暂停控制开关使用由RS触发器组成的无抖动开关。 使用74ls160计数器计数,7447译码器驱动共阳极七段显示器。 实验要求 1.秒表最大计时值为99分59.99秒; 2. 6位数码管显示,分辨率为0.01秒; 3 .具有清零,启动计时,暂停及继续计数等控制功能; 4.控制操作间不超过二个。 实验分析 数字式秒表,所以必须有一个数字显示。按设计要求,须用七段数码管来做显示器。题目要求最大记数值为99,59,99,那则需要六个数码管。要求计数分辨率为0.01秒,并且需要相应频率的信号发生器。 选择信号发生器时,有两种方案:一种是用晶体震荡器,另一种方案是采用集成电路555定时器与电阻和电容组成的多谐振荡器。经过查询资料,555多谐振荡器性能稳定,故采用555多谐振荡器。 数字式秒表是一个频率(100HZ)进行计数的计数电路。由于数字式秒表计数的需要,故需要在电路上加一个控制电路,该控制电路清零、启动计时、暂停及继续计数等控制功能,同时100HZ的时间信号必须做到准确稳定。数字电子钟的总体图如图所示。由图可见,

数字电子钟由以下几部分组成:555振荡器秒脉冲发生器,防抖开关;秒表控制开关;一百进制秒、分计数器、六十进制秒计数器;以及秒、分的译码显示部分等 七段显示器 译码器译码器译码器 100进制计数器 60进制计数器 100进制计数器 控制开关 555多谐振器 1. 555构成的多谐振荡器 555构成的多谐振荡器电路图

数电课设 数字秒表的设计仿真

##大学 ##学院 数字电子技术课程设计 课程名称:数字电子技术基础 题目名称:数字电子秒表设计 学生系别:信息工程系 专业班级: 学号: 学生姓名: 指导教师: ..年..月..日

目录 一、设计要求 (3) 二、题目分析 (3) 三、总体方案 (3) 四、具体实现 (4) 1、总体方框图 (4) 2、原理图 (4) 如下图所示: (4) 五、各部分定性说明及定量计算 (5) 1、脉冲发生器(由555构成的多谐振荡器) (5) 2、计数器(74LS90) (7) 3、七段发光二极管(LED)数码管 (8) 4、BCD码七段译码驱动器——CC4511 (9) 六、实验仿真 (11) 七、元器件清单 (11) 八、设计心得体会 (12) 九、参考文献 (12)

数字秒表的设计与仿真 一、设计要求 设计并仿真一个数显电子秒表,要求: (1)能直接显示“分”、“秒”的电子秒表; (2)要求最大能显示9ˊ59〞; (3)能通过按键启动计时,并能通过按键停止计时,并保留显示计时时间; (4)能通过按键复位。 主要器件: 74LS00、555、74LS90、CC4511 二、题目分析 数字秒表是是一种常用的秒计时装置,它能实现手控记秒、停摆、清零功能,它的设计原理就是利用数字逻辑中的知识。 通过对该数字秒表的设计要求的分析,设计的此数字秒表主要由分频器、译码器、十进制计数器、六十进制计数器、控制电路组成。在整体秒表中最关键的如何获得一个精确的100HZ计时脉冲。除此之外,数字秒表还需要有清零控制端以及启动控制端,保持,以便数字时钟能随意、停止及启动。分频器用来产生100HZ计时脉冲;十进制计数器:对分进行计数;六十进制计数器是用来对秒进行计时,显示译码器是完成对7段数码管显示的控制。 按计数要求,须用数码管来做显示器,题目要求最大能显示9ˊ59〞,需要三个数码管,超过最大显示的数字要重新从0开始计数。 复位开关用来使计时器清零,并做好清零准备,复位开关可以在任意情况下使用,即使在计数过程中,只要按一下复位开关,计时进程终止,并对计时器清零。 三、总体方案 数字秒表,必须有一个数字显示。按设计要求,须用数码管来做显示器,题目要求最大能显示9ˊ59〞,则需要三个数码管。计数分辨率为1s,需要相应的信号发生器,选择信号发生器有两种方案: Ⅰ用晶体振荡器; Ⅱ用集成电路555计时器与电阻电容组成的多谐振荡器。 两者都可以产生振荡频率,我们选用方案Ⅱ,因为其核心部分是使用三个74LS90计数器采用串联方式构成,并且这种连接方式简单,使用元器件数量少。

数字电子秒表课程设计

西安航空职业技术学院 电子技术实践课程设计报告 课设题目:数字电子秒表 所属系部:电子工程系 指导老师: 作者: 专业:电子信息工程技术 西安航空职业技术学院制 西安航空职业技术学院 课程设计任务书 题目:数字电子秒表 任务与要求: 1、设计数字电子秒表原理图。 2、用6个数码管显示分、秒、毫秒。 3、计时误差不得超过1s;具有清零、启动计时、暂停计时及继续 计时等控制功能。 4、画出总体电路图。 5、安装自己设计的电路,按照自己设计的电路,在通用板上焊接。 焊接完毕后,应对照电路图仔细检查,看是否有错接、漏接、 虚焊的现象。 6、调试电路。 时间:2010年11月29 日至 2010年12 月10 日共2周

所属系部:电子工程系 指导单位或教研室:电子信息教研室 西安航空职业技术学院制 摘要: 采用现代数字电路设计方法和EDA技术,即自顶向下的设计方法,应用protues开发平台进行设计并仿真验证和硬件测试。从总体设计框图开始,将设计任务逐步分解,直到可以用标准的集成电路部件实现,然后将各部件联结成系统,通过protues集成开发平台进行设计的分析综合和时序仿真验证。最后,在分析时序仿真结果的基础上,对设计进行进一步的修改和完善,已达到对设计电路正确运行且学会运用protues电路设计与仿真的目的。 关键词: 555定时器;LED;暂停计时 Abstract: Adopt modern digital circuit design method and EDA technique, namely the top-down design methods, application protues development platform design and simulation validation and hardware test. From the beginning, overall design diagram design task decomposed step by step, until can use standard of integrated circuit components, and then will realize connecting components into system, through protues integrated development platform design of comprehensive analysis and time-series simulation prove. Finally, by analyzing the timing simulation results, on the basis of design for further revised and perfected, reached the correct operation of circuit design and learn to use protues circuit design and simulation of purpose. Key words: 555 timing, Leds, Suspended timing 目录 1 设计方案的选择 (1) 2 总体框架设计 (2) 3 分步电路设计 (3) 3.1控制电路的设计 (3) (3) (3) 3.2数码管显示电路 (4)

“秒表测时”实验报告Word版

“秒表测时”实验报告 一、实验任务 利用秒表对电脑主机主要元件装配作业进行测时,计算标准时间 二、实验目的 1、掌握秒表测时技术; 2、掌握标准时间的制定原理、方法、程序和步骤; 3、学会正确划分各测时单元及其计时点,并学会确定正确的宽放率; 4、掌握必要的软件工具。 三、实验原理 1、秒表测时的定义 2、秒表测时的用途 3、测时单元的划分 四、实验设备、仪器、工具及资料 1、电脑主机 2、计算机 3、装拆工具、笔、纸、记录表格 4、秒表、计算器 五、实验过程 1、实验分组,每四人一组,两人负责装配产品,两人负责观测记录 2、收集资料,实验准备,布置工作地 3、划分操作单元,确定计时点 4、测时 采用连续法记录时间研究,在现场记录时用铅笔填写秒表读数“W.R”,见附件:时间研究表(一)。计算基本时间“B.T”。 4、填写时间研究表(二),剔除异常值,用三倍标准法决定正常值范围(正常值范围在x±3σ内)。 5、决定宽放时间 取宽放率为:15%。宽放时间=正常时间×宽放率

6、计算标准时间:标准时间=平均操作时间×评比系数+宽放时间 六、整理时间研究表(一)和时间研究表(二) 时间研究表(一)(现场记录)

时间研究表(二)(统计表)

七、绘制管制界限图 对每一个操作单元进行异常值剔除,选取其中一个操作单元绘制其管制界限图 1、剔除异常值 (1)、操作单元1: n X X n i i ∑== 1 11(其中n=8) 计算得69.71=X n X X n i i ∑=-= 1 2 111)(σ 计算得=1σ 1.48 正常值为σ3±X 之内,即在(3.25,12.13)之间,所以操作单元1无异常值 (2)、操作单元2: n X X n i i ∑== 1 22(其中n=8) 计算得=2X 6.79 n X X n i i ∑=-= 1 2 222)(σ 计算得=2σ0.28 正常值为σ3±X 之内,即在(5.95,7.63)之间,所以操作单元2无异常值 (3)、操作单元3: n X X n i i ∑== 1 33(其中n=8) 计算得=3X 6.42 n X X n i i ∑=-= 1 2 333)(σ 计算得=3σ0.32 正常值为σ3±X 之内,即在(5.46,7.38)之间,所以操作单元3无异常值 (4)、操作单元4: n X X n i i ∑== 1 44(其中n=8) 计算得=4X 6.55 n X X n i i ∑=-= 1 2 444)(σ 计算得=4σ0.90

数字秒表的设计与实现实验报告课件

电子科技大学《数字秒表课程设计》 姓名: xxx 学号: 学院: 指导老师:xx

摘要 EDA技术作为电子工程领域的一门新技术,极大的提高了电子系统设计的效率和可靠性。文中介绍了一种基于FPGA在ISE10.1软件下利用VHDL语言结合硬件电路来实现数字秒表的功能的设计方法。采用VHDL硬件描述语言,运用ModelSim等EDA仿真工具。该设计具有外围电路少、集成度高、可靠性强等优点。通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果,仿真结果表明该设计方案的正确,展示了VHDL语言的强大功能和优秀特性。 关键词:FPGA, VHDL, EDA, 数字秒表

目录 第一章引言 (4) 第二章设计背景 (5) 2.1 方案设计 (5) 2.2 系统总体框图 (5) 2.3 -FPGA实验板 (5) 2.4 系统功能要求 (6) 2.5 开发软件 (6) 2.5.1 ISE10.1简介 (6) 2.5.2 ModelSim简介 (6) 2.6 VHDL语言简介 (7) 第三章模块设计 (8) 3.1 分频器 (8) 3.2 计数器 (8) 3.3 数据锁存器 (9) 3.4 控制器 (9) 3.5 扫描控制电路 (10) 3.6 按键消抖电路 (11) 第四章总体设计 (12) 第五章结论 (13) 附录 (14)

第一章引言 数字集成电路作为当今信息时代的基石,不仅在信息处理、工业控制等生产领域得到普及应用,并且在人们的日常生活中也是随处可见,极大的改变了人们的生活方式。面对如此巨大的市场,要求数字集成电路的设计周期尽可能短、实验成本尽可能低,最好能在实验室直接验证设计的准确性和可行性,因而出现了现场可编程逻辑门阵列FPGA。对于芯片设计而言,FPGA的易用性不仅使得设计更加简单、快捷,并且节省了反复流片验证的巨额成本。对于某些小批量应用的场合,甚至可以直接利用FPGA实现,无需再去订制专门的数字芯片。文中着重介绍了一种基于FPGA利用VHDL硬件描述语言的数字秒表设计方法,在设计过程中使用基于VHDL的EDA工具ModelSim对各个模块仿真验证,并给出了完整的源程序和仿真结果。

数字电子秒表课程设计报告

重庆机电职业技术学院课程设计说明书 设计名称:单片机原理设计 题目:数字电子秒表 学生姓名: X X 专业:电气自动化 班级: 1 班 学号: XXXXXXXXXXXXXXX 指导教师: X X X 日期: 2010 年 6 月 16 日

重庆机电职业技术学院 课程设计任务书 电气自动化专业2008 年级 1 班XX 一、设计题目 数字电子秒表设计 二、主要内容 利用独立式按键AN1(P0.0)启动定时器T0计时,AN2(P0.1)停止用于停止定 时器T0计时,使用2个八段数码管输出记时值,秒钟的计时时间范围在0~99秒内。 三、具体要求 3.1、实验电路连线 ①本实验中要把跳线JP1(板子右上角,LED灯正上方)跳到DIG上,J23(在黄色继电器右上方)接到右端;把跳线J9(紧贴51插座右方,蜂鸣器下方,RST复位键上方)跳到右端;把跳线J6跳到AN端,AN1(P0.0)~ AN4(P0.4),(J6在51插座右下方,4×4键盘左上方)。 3.2、实验说明 ①本实验中要将记时结果送2个数码管中显示,这可通过调用编写的显示子程序来实现,实现过程是:先将记时值一位一位的拆开,分别送到显示缓冲区(片内数据存储30H~35H设定为显示缓冲区用于存放段码数据, 其中32H~35H里面均存放0的段码0DFH)中去,然后调用显示子程序。②与定时器有关的寄存器有工作方式寄存器TMOD和控制寄存器TCON。TMOD用于设置定时器/计数器的工作方式0-3,并确定用于定时还是用于计数。TCON主要功能是为定时器在溢出时设定标志位,并控制定时器的运行或停止等。本实验中用定时器T0产生1秒钟基本时间单位,本系统fosc=11.0592MHz,当定时器T0工作在方式1(16位)时,最大定时时间为:216* 0.9216μs= 60397.9776μs;再利用软件记数,当T0中断17次时,所用时间为60397.9776*17=1026765.6192μs≈1s因此在T0中断处理程序中,要判断中断次数是否到17次,若不到17次,则只使中断次数加1,然后返回,若到了17次,则使电 子秒表记时值加1(十进制),请参考硬件实验四有关内容。③使用独立式按键 AN1(P0.0)~ AN2(P0.1)时要注意采用软件消抖动的方法,一般采用软件延时(10ms)的方法,即通过P0.0和P0.1的输入值的变化控制秒表的启动和停止。 3.3

秒表实验报告

实验三:秒表实验报告 一、实验目的 1、了解74ls273的工作原理; 2、看懂8086工作的时序图,并且掌握8086总线的技术; 3. 通过此实验,熟悉protues7.9的基本操作和工作环境以及MASM32文件的建立与运行; 二、实验原理 用74ls273扩展IO口,通过片选信号和写信号奖数据总线上的值锁存在273中,同时在273的输出端口输出,当数据总线上的值撤销以后,由于74ls273能够锁存信号,所以273的输出端保持不变,直到下次有新的数据被锁存,通过按键可以控制数据的变化,cpu根据按键变化控制输出,通过总线就可以控制数码管的变化,显示出秒表的效果。 3、实验步骤 1、根据实验目的及内容在proteus画出电路图,如下图所示 2、画好电路图后用汇编软件,按要求写出实验代码,代码如下: .MODEL SMALL .8086 .stack .code

.startup MOV DX,0200H LOOP0: MOV BL,SEC AND BX,000FH MOV SI,BX MOV AL,SITUATION[SI] MOV BL,SEC AND BX,00F0H MOV CL,4 SHR BX,CL MOV SI,BX MOV AH,SITUATION[SI] OUT DX,AX CALL DELAY MOV AL,SEC ADD AL,1 DAA MOV SEC,AL CMP SEC,60H JB LOOP0 MOV SEC,0 JMP LOOP0 DELAY PROC NEAR PUSH BX PUSH CX MOV BX,50 DEL1: MOV CX,5882 DEL2: LOOP DEL2 DEC BX JNZ DEL1 POP CX POP BX RET DELAY ENDP .data SEC DB 00H

基于FPGA数字秒表设计报告

标准实验报告实验项目:基于FPGA数字秒表设计

毕业设计(论文)原创性声明和使用授权说明 原创性声明 本人郑重承诺:所呈交的毕业设计(论文),是我个人在指导教师的指导下进行的研究工作及取得的成果。尽我所知,除文中特别加以标注和致谢的地方外,不包含其他人或组织已经发表或公布过的研究成果,也不包含我为获得及其它教育机构的学位或学历而使用过的材料。对本研究提供过帮助和做出过贡献的个人或集体,均已在文中作了明确的说明并表示了谢意。 作者签名:日期: 指导教师签名:日期: 使用授权说明 本人完全了解大学关于收集、保存、使用毕业设计(论文)的规定,即:按照学校要求提交毕业设计(论文)的印刷本和电子版本;学校有权保存毕业设计(论文)的印刷本和电子版,并提供目录检索与阅览服务;学校可以采用影印、缩印、数字化或其它复制手段保存论文;在不以赢利为目的前提下,学校可以公布论文的部分或全部内容。 作者签名:日期:

学位论文原创性声明 本人郑重声明:所呈交的论文是本人在导师的指导下独立进行研究所取得的研究成果。除了文中特别加以标注引用的内容外,本论文不包含任何其他个人或集体已经发表或撰写的成果作品。对本文的研究做出重要贡献的个人和集体,均已在文中以明确方式标明。本人完全意识到本声明的法律后果由本人承担。 作者签名:日期:年月日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定,同意学校保留并向国家有关部门或机构送交论文的复印件和电子版,允许论文被查阅和借阅。本人授权大学可以将本学位论文的全部或部分内容编入有关数据库进行检索,可以采用影印、缩印或扫描等复制手段保存和汇编本学位论文。 涉密论文按学校规定处理。 作者签名:日期:年月日 导师签名:日期:年月日

数字电子秒表设计总结报告1

数字电子秒表设计总结报告 一. 工作原理 本数字电子秒表设计由启动、清零复位电路、多谐振荡电路、分频计数电路、译码显示电路等组成。如下图所示: 启动清零复位电路主要由U6A 、U6B 、U7B 、U7D 组成,其本质是一个RS 触发器和单稳态触发器。J1控制数字秒表的启动和停止,J2控制数字秒表的清零复位。开始时把J1合上,J2打开,运行本电路,数字秒表正在计数。 当打开J1,合上J2键,J2与地相接得到低电平加到U6B 的输入端,U6B 输出高电平又加到U6A 的输入端,而U6A 的另一端通过电阻R15与电源相接得到高电平,(此时U6B 与U6A 组成RS 触发器),U6A 输出低电加到U7A 的输入端,U7A 被封锁输出高电平加到U5的时钟端,因U5不具备时钟脉冲条件,U5不能输出脉冲信号,因此U3、U4时钟端无脉冲而停止计数。当J1合上时,打开J2键,J1与地相接得到低电平加到U6A 的输入端,U6A 输出高电平加到 U6B

的输入端,U6B输出低电平加至U7B,使U7B输出高电平,因电容两端电压不能跃变,因此在R7上得到高电平加到U7D输入端,U7D输出低电平(进入暂态)同时加到U3、U4、U5的清零端,使得U3、U4的Q D---Q A输出0000,经U1、U2译码输出驱动U9、U10显示“00”。因为U7B与U7D组成一个单稳态电路,经过较短的时间,U7D的输出由低电平变为高电平,允许U3、U4、U5计数。同时U6A输出高电平加到U7A的输入端,将U7A打开,让555的3脚输出100KHZ的振荡信号经U7A加到U5的时钟脉冲端,使得U5具备时钟脉冲条件,U5的9、10、7脚接高电平,U5构成十分频器,对时钟脉冲计数。当U5接收一个脉冲时,U5内部计数加1,如果U5接收到第十个脉冲时,U5的15脚(RCO端)输出由低电平跳变为高电平作为U4的时钟脉冲,从而实现了对振荡信号的十分频,产生周期为0.1S的脉冲加至U4的时钟端。U4的9、10、7脚接高电平,当U4接收到来自U5的脉冲时,U4的Q D---Q A输出0001加到U2的DCBA端,经U2译码输出1001111经电阻R8~R14驱动数码管U10显示,此时数码管显示“1”,当U4计数到1001时,U4的15脚输出高电平接到U7C,经反相后得到低电平,加到U3的时钟脉冲端,U3A不具备时钟脉冲条件,当U4再接收一个脉冲时,U4的输出由1001翻转为0000,此时U4的15脚输出低电平通过U7C反相输出高电平,从而得到一上升沿脉冲加至U3的时钟端,使得U3的Q D---Q A输出0001加到U1的DCBA输入端,经U1译码输出100111,经电阻R1~R7驱动数码管U9,数码管显示“1”。如此循环的计数,最后数码管U9、U10显示最大值99即9.9秒。 由集成块555、电阻R19、R18、电容C1、C2组成多谐振荡器,当接通电源,电源通过电阻R19与R18对电容C2进充电,当UC2上升到2/3VCC时,集成块555的3脚输出低电平,内部三极管导通,C2通电阻R19进行放电,当UC2下降到1/3VCC时,内部三极管截止,集成块555的3脚输出高电平,接着电源又通过电阻R19与R18对电容C2进充电,当UC2上升到2/3VCC时,集成块555的3脚输出低电平,如此循环的充、放电,555的3脚输出100HZ的矩形方波信号加到U7A的输入端。

单片机秒表实验报告

安徽科技学院机电与车辆工程学院 《电子电路课程综合实训》 验收材料 题目: 电子秒表 姓名(学号) 胡斌1609110208 李绪1609110214 王增龙1609110227 段鑫鹏 专业: 电气工程及其自动化 班级: 112班 指导教师:叶爱芹 2013 年 12 月 29日

目录 第一章单片机课程设计任务书 (1) 一、目的意义 (1) 二、设计时间、地点和班级 (1) 三、设计内容 (1) 四、参考电路图形 (2) 五、单片机的相关知识 (3) 第二章硬件设计 (5) 一、单片机简介 (5) 二、电源电路 (5) 三、晶振振荡电路 (5) 四、复位电路 (5) 五、显示电路 (6) 六、键盘电路 (6) 七、硬件主电路图设计 (7) 八、元件清单 (7) 第三章软件设计 (8) 一、软件设计概述 (8) 二、主程序流程图 (8) 三、程序中各函数设计 (8) 四、C语言主程序设计 (10) 第四章课程设计体会 (13) ..

五、单片机相关知识 本课题在选取单片机时,充分借鉴了许多成形产品使用单片机的经验,并根据自己的实际情况,选择了AT89C51。 AT89C51单片机采用40引脚的双列直插封装方式。图1.2为引脚排列图,40条引脚说明如下: 主电源引脚Vss和Vcc ①Vss接地 ②Vcc正常操作时为+5伏电源 外接晶振引脚XTAL1和XTAL2 ①XTAL1内部振荡电路反相放大器的输入端,是外接晶体的一个引脚。当采用外部振荡器时,此引脚接地。 ②XTAL2内部振荡电路反相放大器的输出端。是外接晶体的另一端。当采用外部振荡器时,此引脚接外部振荡源。 图1.2 AT89C51单片机引脚图 控制或与其它电源复用引脚RST/VPD,ALE/PROG,PSEN和EA/Vpp ①RST/VPD 当振荡器运行时,在此引脚上出现两个机器周期的高电平(由低到高跳变),将使单片机复位在Vcc掉电期间,此引脚可接上备用电源,由VPD向内部提供备用电源,以保持内部RAM中的数据。 ②ALE/PROG正常操作时为ALE功能(允许地址锁存)提供把地址的低 字节锁存到外部锁存器,ALE 引脚以不变的频率(振荡器频率的1/6)周期性地发出正脉冲信号。因此,它可用作对外输出的时钟,或用于定时目的。但要注意,每当访问外部数据存储器时,将跳过一个ALE脉冲,ALE 端可以驱动(吸收或输出电流)八个LSTTL电路。对于EPROM型单片机,在EPROM编程期间, 此引脚接收编程脉冲(PROG功能)

EDA实验报告-数字秒表

EDA实验报告 数字秒表的设计 指导老师:谭会生 班级:电技1503 学号: :博 交通工程学院 2017.10.28

实验二数字秒表电路的设计 一、实验目的 1.学习Quartus Ⅱ软件的使用方法。 2.学习GW48系列或其他EDA实验开发系统的基本使用方法。 3.学习VHDL程序的基本结构和基本语句的使用。 二、实验容 设计并调试一个计时围为0.01s~1h的数字秒表,并用GW48系列或其他EDA实验开发系统进行硬件验证。 三、实验要求 1.画出系统的原理框图,说明系统中各主要组成部分的功能。 2.编写各个VHDL源程序。 3.根据系统的功能,选好测试用例,画出测试输入信号波形或编好测试程序。 4.根据选用的EDA实验开发装置偏好用于硬件验证的管脚锁定表格或文件。 5.记录系统仿真,逻辑综合及硬件验证结果。 6.记录实验过程中出现的问题及解决方法。 四、实验条件 1.开发软件:Quartus Ⅱ13.0. 2.实验设备:GW48系列EDA实验开发系统。 3.拟用芯片:EP3C55F484C7 五、实验设计 1.设计思路 要设计一个计时为0.01S~1h的数字秒表,首先要有一个比较精确的计时基准信号,这里是周期为1/100s的计时脉冲。其次,除了对每一个计数器需要设置清零信号输入外,还需为六个技术器设置时钟使能信号,即计时允许信号,以便作为秒表的计时起、停控制开关。因此数字秒表可由一个分频器、四个十进制计数器以及两个六进制记数器组成,如图1所示。

系统原理框图 2.VHDL程序 (1)3MHz→100Hz分频器的源程序CLKGEN.VHD LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CLKGEN IS PORT(CLK: IN STD_LOGIC; --3MHZ信号输入 NEWCLK: OUT STD_LOGIC); --100HZ计时时钟信号输出 END ENTITY CLKGEN; ARCHITECTURE ART OF CLKGEN IS SIGNAL CNTER: INTEGER RANGE 0 TO 10#239999#; --十进制计数预置数 BEGIN PROCESS(CLK) IS BEGIN IF CLK' EVENT AND CLK='1'THEN IF CNTER=10#239999#THEN CNTER<=0; --3MHZ信号变为100MHZ,计数常熟为30000 ELSE CNTER<=CNTER+1; END IF; END IF; END PROCESS; PROCESS(CNTER) IS --计数溢出信号控制 BEGIN IF CNTER=10#239999#THEN NEWCLK<='1'; ELSE NEWCLK<='0';

数字秒表课程设计报告

《电子技术》课程设计 题目:数字秒表设计 专业:电气工程系 班级:本电气自动化126 姓名:黎梓浩学号:11 指导老师:钟立华 小组成员:曾志辉麦照文黎梓浩成绩:

目录 摘要,关键词,引言 3 一.设计目的 3 二.设计总体框图4三.设计原理及说明 4 四.单元电路设计 5 五.器件选择9 六.设计电路图9 七.安装与调试9 八.设计心得与体会10 九.参考文献11十.附录(实物图、原理图)12

摘要:本文的数字秒表设计是利用数字电路,实现时、分、秒计时功能的装置。具有较长的使用寿命,因此得到了广泛的应用。 关键词:计时精确计数器显示器74LS160 引言:在科技高度发展的今天,集成电路和计算机应用得到了高速发展。尤其是计算机应用的发展。它在人们日常生活中已逐渐崭露头角,大多数电子产品多是有计算机电路组成,如:手机、mp3等。而且将来的不久他们的身影将会频繁的出现在我们身边。各种家用电器多会实现微电脑技术。电脑各部分在工作时多是一时间为基准的。本文就是基于计算机电路的时钟脉冲信号、状态控制等原理设计出的数字秒表。秒表在很多领域充当一个重要角色。在各种比赛中对秒表的精确度要求很高,尤其是一些科学实验,他们对时间精确度达到了几纳秒级别。 一.设计目的 1.了解数字秒表的主体电路的组成及工作原理; 2.熟悉集成电路及有关电子原件的使用; 3.学习和掌握数字电路中的时钟发生器及计数、译码显示等单元电路的综合应 用; 4.掌握电子电路一般设计方法和设计流程; 5.掌握protel等绘图软件的使用。

二.设计总体框图 三.设计原理及说明 数字秒表具有操作方便、使用简单、计数精准等使用优点,在日常生活中的到了广泛认可和使用。 数字秒表的设计属于中规模集成芯片设计。本设计中CP脉冲采用555多谐振荡方波脉冲,频率为100Hz。如果需要更精确的计数条件,可以选择石英晶振输入。主计时电路采用3片74LS160构成的同步清零计数器,毫秒计数级为100进制,即毫秒计数100次向上进1,依此类推,秒计数为60进制。输出为3片7448芯片匹配3枚共阴极数码管。其中最小计时精度为0.01S(即10mS),能满足一般的计时场合使用。最大计时时长为59秒9,超过1分钟重新从0开始计数。暂停功能采用阻断CP脉冲输入设置,具有较高的优先级。清零功能用与非门并联计数器同步清零(清零时控制脉冲为高,计数器内部清零脉冲为无效的高状态,计数器被强制清零),由双向开关控制,在任意时间可以使用(不管暂停与否)。

简易秒表设计实验报告

实 验 报 告 系别 信工系 专业 班级 姓名 学号 简易秒表设计 实验目的: 1、 熟悉Keil C51软件的使用方法及proteus 仿真软件的使用; 2、 综合运用所学的理论知识(数码管、按键),通过实践加强对所学知识的理解,具备设计单片机应用系统的能力。 3、 通过本次试验,增强自己的动手能力。认识单片机在日常生活中的应用的广泛性,实用性。 设计要求: 制作简易秒表,用三个按键分别实现秒表的启动、停止与复位,利用两位共阴级的数码管显示时间。 设计思路: 硬件设计:数码管部分采用2位共阴极的数码管,在P0口接上拉电阻,公共端低电平扫描。按键电路部分,将按键一侧与单片机任一I/O 口相连。 软件设计:模块化思想,使用定时器T0的工作方式1,编写显示子程序,延时子程序,初始化程序,主程序设计时注意按键消抖。 原理图: XTAL218XTAL119ALE 30EA 31PSEN 29RST 9P0.0/AD0 39P0.1/AD1 38P0.2/AD2 37P0.3/AD3 36P0.4/AD4 35P0.5/AD5 34P0.6/AD6 33P0.7/AD7 32P1.01P1.12P1.23P1.34P1.45P1.56P1.6 7P1.7 8P3.0/RXD 10P3.1/TXD 11P3.2/INT0 12P3.3/INT1 13P3.4/T0 14P3.7/RD 17P3.6/WR 16P3.5/T1 15P2.7/A15 28P2.0/A8 21P2.1/A9 22P2.2/A10 23P2.3/A11 24P2.4/A12 25P2.5/A13 26P2.6/A14 27U1AT89C51C1 1nF C21nF R110k C31uF 234567891 RP1 RESPACK-8 源代码: #include<>

基于verilog数字秒表的设计实现

生产实习报告 班级:通信13-2班 姓名:闫振宇 学号: 成绩: 电子与信息工程学院 信息与通信工程系

基于verilog数字秒表的设计实现 1. 概述 硬件描述语言HDL ( HardwareDescription Langyage) 是一种用形式化方法来描述数字电路和系统的语言。数字电路系统的设计这里用这种语言可以从上层倒下层逐层描述自设计思想用一系列分层的模块来表示极其复杂的数字系统,然后用EDA 工具逐层验证,把其中需要为具体物理电路的模块组合由自动综合工具转换到门级电路网表。Verilog HDL 是一种硬件描述语言,用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述,并可在相同描述中显式地进行时序建模。使用VERILOG 进行系统设计时采用的是从顶至下的设计,自顶向下的设计是从系统机开始巴西同划分为若干个基本单元,然后再把每个单元划分为下一层的基本单元,这样下去直到可以直接用EDA 元件库中的基本元件来实现为止。 2. 设计目的及要求 a.有源晶振频率:50MHZ; b.测试计时范围:00’00”00 ~ 59’59”99,显示的最长时间为59分59 秒; c.数字秒表的计时精度是10ms; d.显示工作方式:六位BCD七段数码管显示读数,两个按钮开关(一个按钮使秒表复位,另一个按钮控制秒表的启动/暂停)。 3.设计原理 秒表的逻辑结构较简单,它主要由四进制计数器、十六进制计数器、分频器、数据选择器、和显示译码器等组成。在整个秒表中最关键的是如何获得一个精确的100HZ计时脉冲,除此之外,整个秒表还需有一个启动信号和一个清零信号,以便秒表能随意停止、启动以及清零复位。 秒表有共有6个输出显示,其中6个显示输出数据,分别为百分之一秒、十分之一秒、

电子秒表课程设计报告

西安郵電學院 控制系统课程设计报告书 系部名称:信息与控制系 学生姓名:XXX 专业名称:测控技术与仪器 班级:测控XXXX 2010年9月13日至 时间: 2010 年9月26日

电子秒表的设计 一、设计要求 设计一个电子秒表,与通用秒表功能类似,有启动,暂停、复位等键。计时长长度为300秒,需显示百分秒。 二、 设计方案分析 1.方案设计 数字电子秒表具有显示直观、读取方便、精度高等优点,在计时中广泛使用。本设计用单片机组成数字电子秒表,力求结构简单、精度高为目标。 本系统采用C51系列单片机为中心器件,利用其定时器/计数器定时和记数的原理,结合硬件电路如电源电路,晶振电路,复位电路,显示电路,以及一些按键电路等来设计计时器,将软、硬件有机地结合起来。其中软件系统采用汇编语言编写程序,硬件系统利用PROTEUS 强大的功能来实现,简单切易于观察,在仿真中就可以观察到实际的工作状态。 本设计利用STC89C52单片机的定时器/计数器定时和计数的原理,使其能精确计时。利用中断系统使其能实现开始暂停的功能。根据要求知道秒表设计主要实现的功能是计时和显示。因此设置了两个按键和LCD 显示时间,两个按键分别是开始、停止和复位按键。利用这两个建来实现秒表的全部功能,而LCD 则能显示最多4.59.99秒的计时。电路原理图设计最基本的要求是正确性,其次是布局合理,最后在正确性和布局合理的前提下力求美观。硬件电路图按照图1.1进行设计。 图1.1 数字秒表硬件电路基本原理图 本设计中,数码管显示的数据存放在内存单元31H -33H 中。其中31H 存放分钟变量,32H 存放秒钟变量,33H 存放10ms 计数值,即存放毫秒位数据,每一地址单元内均为十进制BCD 码。由于采用软件动态扫描实现数据显示功能,显示用十进制BCD 码数据的对应段码存放在ROM 表中。显示时,先取出31H -33H 某一地址中的数据,然后查得对应的显示位,并从P1口输出,就能显示该地址单元的数据值。 计时通过1INT 中断完成,定时溢出中断周期为1ms ,当一处中断后向CPU

FPGA设计的秒表设计实验报告

《FPGA原理及应用》 实验报告书 (7) 题目秒表设计 学院专业 姓名学号 指导教师 2015年10-12月 一、实验目的 掌握小型电路系统的 FPGA 设计法。 二、实验内容

用文本法结合原理图的方法设计一个秒表,并在实验箱上进行验证。秒表基本功能要求如下: (1)要求设置复位开关。当按下复位开关时,秒表清零并做好计时准备。在任何情况下只要按下复位开关,秒表都要无条件地进行复位操作,即使是在计时过程中也要无条件地进行清零操作。 (2)要求设置启/停开关。当按下启/停开关后,将启动秒表并开始计时,当再按一下启/停开关时,将终止秒表的计时操作。 (3)要求计时精确度大于秒。要求设计的计时器能够显示分(2 位)、秒(2 位)、秒(1 位)的时间。 (4)要求秒表的最长计时时间为 1 小时。 要求外部时钟频率尽量高,分频后再给秒表电路使用。 三、实验条件 1、开发软件:QuartusⅡ 2、实验设备:KX_DN8EDS实验开发系统 3、拟用芯片:EP3C55F484C8 四、实验设计 1、六进制计数器 仿真波形

2、十进制计数器 3、分频计 4、七段数码管译码器

5、100进制原理图 6、60进制原理图 7、秒表原理图

8、管脚锁定 新建好工程文件,芯片选择Cyclone Ⅲ下面的EP3C55F484C8系列。然后锁定引脚:选择Assignments → Assignments Editor命令。

9、编译文件下载 将编译产生的SOF格式配置文件下载进FPGA中。 10、FPGA实验箱接线 在KX-EDA40A++实验箱上进行连线,分配J4,J5的引脚,输入CLK(PIN_接到时钟信号,输入的EN,RST 接到电平开关L1,L2。 五、实验总结 经过本次实验,我对QuartusⅡ的使用认识更加深刻,对FPGA技术有了更深层次的认识,有助于我对以后的电子电路设计有极大帮助。

电子秒表设计实验报告

淮阴工学院 《数字电子技术》课程实验期末考核 2014-2015学年第2学期实验名称:电子秒表电路的设计 班级: 学号: 姓名: 学院:电子与电气工程学院 专业:自动化 系别:自动化 指导教师:《数字电子技术》实验指导教师组成绩: 2015年07月

电子秒表电路的设计 一、实验目的 1 .学习数字电路中基本RS 触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。 2 .学习电子秒表的调试方法。 二、实验原理 图11 -1 为电子秒表的电原理图。按功能分成四个单元电路进行分析。

1.基本RS 触发器 图11 -1 中单元I 为用集成与非门构成的基本RS 触发器。属低电平直接触发的触发器,有直接置位、复位的功能。 它的一路输出作为单稳态触发器的输入,另一路输出Q 作为与非门5 的输入控制信号。 按动按钮开关K 2(接地),则门1 输出=1 ;门2 输出Q =0 ,K 2 复位 后Q 、状态保持不变。再按动按钮开关K 1 , 则Q 由0 变为1 ,门5 开启, 为计数器启动作好准备。由1 变0 ,送出负脉冲,启动单稳态触发器工作。 基本RS 触发器在电子秒表中的职能是启动和停止秒表的工作。 2. 时钟发生器 图11 -1 中单元Ⅲ为用555 定时器构成的多谐振荡器,是一种性能较好的 时钟源。 调节电位器 R W ,使在输出端3 获得频率为50HZ 的矩形波信号,当基本RS 触发器Q =1 时,门5 开启,此时50HZ 脉冲信号通过门5 作为计数脉冲加于 计数器①的计数输入端CP 2 。

图11-2 单稳态触发器波形图图11-3 74LS90引脚排列 3.计数及译码显示 二—五—十进制加法计数器74LS90 构成电子秒表的计数单元,如图11 -1 中单元Ⅳ所示。其中计数器①接成五进制形式,对频率为50HZ 的时钟 取得周期为0.1S 的矩形脉冲,作为计数器②的脉冲进行五分频,在输出端Q D 时钟输入。计数器②及计数器③接成8421 码十进制形式,其输出端与实验装置上译码显示单元的相应输入端连接,可显示0.1 ~0.9 秒;1 ~9 秒计时。 注:集成异步计数器74LS90 74LS90 是异步二—五—十进制加法计数器,它既可以作二进制加法计数器,又可以作五进制和十进制加法计数器。

数字秒表设计(终结版)

河南机电高等专科学校《可编程逻辑器件原理与应用》 课程设计报告 数字秒表设计 专业班级:医电131 学号:130411116 姓名:徐长伟 时间:2015年6月 成绩:

时间: 成绩: 数字秒表设计 摘要:本次设计的目的就是在掌握EDA实验开发系统的初步使用基础上,了解EDA技术,对计算机系统中时钟控制系统进一步了解,掌握状态机工作原理,同时了解计算机时钟脉冲是怎么产生和工作的。在掌握所学的计算机组成与结构课程理论知识时,通过对数字秒表的设计,进行理论与实际的结合,提高与计算机有关设计能力,提高分析、解决计算机技术实际问题的能力。通过课程设计深入理解计算机结构与控制实现的技术,达到课程设计的目标。 关键词:FPGA;数字秒表;VHDL

目录 1.概述 (3) 2.设计要求 (3) 2.1实验任务及要求 (3) 3.总体构思 (3) 3.1系统总体框图 (4) 4.各单元电路的设计和实现 (4) 4.1数字秒表的电路逻辑图 (4) 4.2时序波形图如下: (4) 4.3顶层程序框图如下: (4) 5.功能仿真及其结果 (5) 5.1分频模块 (5) 5.2计数模块 (5) 5.3势能控制模块 (5) 5.4显示控制模块 (5) 6.编译、下载及调试 (7) 6.1各功能模块VHDL程序十分之一秒 (7) 7.总结 (20)

1.概述 超高速硬件描述语言VHDL是数字系统进行抽象的行为与功能描述道具体的内部线路结构描述,利用EDA工具可以在电子设计的各个阶段各个层系进行计算机模拟验证,保证设计过程中的正确性,可大大降低设计成本,缩短设计周期。本文介绍的数字秒表设计,。利用基于VHDL的EDA设计工具,采用大规模可编程逻辑器件FPGA,通过设计芯片来实现系统功能。 应用VHDL语言设计数字系统,很多设计工作可以在计算机上完成,从而缩短了系统的开发时间,提高了工作效率。本文介绍一种以FPGA为核心,以VHDL 为开发工具的数字秒表,并给出源程序和仿真结果。 2.设计要求 2.1实验任务及要求 设计用于体育比赛用的数字秒表,要求: 1.及时精度大雨1/1000秒,计数器能显示1/1000秒时间,提供给计时器内部定时的始终频率为12MHz;计数器的最长计时时间为1小时,为此需要一个7位的显示器,显示的最长时间为59分59.999秒。 2、设计有复位和起/停开关。 (1)、复位开关用来使计时器清零,并做好计时准备。 (2)、起/停开关的使用方法与传统的机械式计数器相同,即按一下起/停开关,启动计时器开始计时,再按一下起/停开关计时终止。 (3)、复位开关可以在任何情况下使用,即使在计时过程中,只要按一下复位开关,计时进程理科终止,并对计时器清零。 3、采用层次设计方法设计符合上述功能要求的数字秒表。 4、对电路进行功能仿真,通过波形确认电路设计是否正确。 5、完成电路传布设计后,通过实验箱下载验证设计的正确性。 3.总体构思

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