2011年山西高考理综试题

一、填空题

1. VHDL类。（文件4类）

2. VHDL的进程（process

3．VHDL

4. VHDL

一条一条执行

5.Quartus

6.指定设计电路的输入/

7.当前最流行的并成为IEEE标准的硬件描述语言包括

8.状态机根据输出与内部器件和输入之间的关系来分可以分为

9.位类型（BIT）的取值只有

10. 多个进程之间进行并行联系是通过

11. variable只能在signal的使用和定义的范围是实体，

12. IEEE库中预定义的标准逻辑位的逻辑共有

13. FPGA的一般采用

14. 在VHDL

个部分组成

15. 对CPLD FPGA配置的目标文件扩展名为

16. 设D0为‘0’，D1为‘1’，D2为‘1’，D3为‘0’，D3&D2&D1&D0的运算结果是：

（D3 or D2）and（D1 and not D0

17．VHDL的数据STD_LOGIC定义了，取值‘X’

18. VHDL

19. VHDL

20.

21.

22. 在VHDL

23. 在VHDL的端口声明语句中，端口方向包括

二、选择题

1.VHDL程序设计结构体的基本功能是：（C）

A.声明结构体中将用到的数据类型，元件，常数，子程序等

B．定义本设计的输入/输出端口

C．说明设计内部结果与外部端口间的逻辑关系

D．为本设计特定的结构体

2. 在下列操作中，最高优先级的运算操作符是（C）

A.AND

B.OR

C.NOT

D.*

3．进程中的变量赋值语句，其变量更新是（A）

A.立即完成；

B.按顺序完成；

C.在进程的最后完成；

D.都不对

4. 在一个VHDL设计中idata是一个信号，数据类型为std_logic_vector，试指出下面赋值语句错误的是（D）

A.idata<=“00001111”

B.idata<=B“0000_1111”

C.idata<=X“AB”

D.idata<=B“21”

5. 下述哪个语句用于描述组合电路（C）

A.case is when

B.if then elsif then

C.when else

D.if then

6. 在下列类型的语句中不属于顺序语句的是（C）

A.赋值语句

B.LOOP语句

C.进程语句

D.CASE语句

7. 执行Quartu sⅡ的（A）命令，可以在底层设计时创建元件的图形符号

A.Create Default Symbol

B.Simulator

https://www.360docs.net/doc/ae9505243.html,piler

D.Timing Analvzer

8. 在VHDL语言中，用语句（B）表示检测到时钟clk的上升沿

A.clk’event

B.rising edge(clk)

C.clk=‘0’

D.clk=‘1’

9. 在VHDL中为目标signal赋值符号为（B）

A.=

B.<=

C.I:=

D.=:

10. 假设输入信号a=6，b=E，则以下程序执行后，c的值为（B）

Entity logic is

Port(a,b:in std_logic_vector(3 downto 0);

C:out sed_logic_vector(7 downto 0));

End logic;

Architecture a of logic is

Begin

C(0)<=a(0);

C(2 downto 1)<=a(2 downto 1) and b(2 downto 1);

C(3)<=‘1’xor b(3)；____________xor表示异或

C(7 downto 4)<=“1111”when (a(2)=b(2)) else“0000”；

End a;

A.F8

B.F6

C.F7

D.0F

11. 规模可编程器件主要有FPGA,CPLD两类下列对FPGA结构与工作原理的描述中，正确的是（B）

A.FPGA即是现场可编程逻辑器件的英文简称

B.FPGA是基于查找表结构的可编程逻辑器件

C.早期的CPLD是从GAL的结构扩展而来

D.在Altera公司生产的器件中，FLEX10K系列属CLPD结构

12. 下面哪种VHDL库使用时不需要声明（C）

A.IEEE库

B.ASIC库

C.WORK库

D.ALTERA库

13. 嵌套使用IF语句，其综合结果可实现（A）

A.带优先级且条件相与的逻辑电路

B.条件相或的逻辑电路

C.三态控制电路

D.双向控制电路

14. 在IEEE预定义的标准逻辑位数据中“Z”表示（D）

A.强未知的

B.强0

C.强1

D.高阻态

15. 类属说明的正确格式是：（B）

A.GENERIC(delay:TIME=20us)

B. GENERIC(delay:TIME:=20us)

C.GENERIC(delay TIME=20us)

D. GENERIC(delay=TIME:=20us)

16. 用于下载到目标芯片进行硬件调试的文件类型是（A）

A.scf

B.bdf

C.vhd

D.v

17. 在VHDL中用（D）来把特定的结构体关联到一个确定的实体

A.输入

B.输出

C.综合

D.配置

18. 能反馈输出信号至内部的端口模式是（C）

A.IN

B.OUT

C.BUFFER

D.INOUT

19. 在VHDL中为目标Variable赋值符号（C）

A.=

B.<=

C.:=

D.=:

20. 进程中对Signal进行赋值，其更新是（C）

A.立即完成；

B.按顺序完成；

C.在进程的最后完成；

D.都不对

21．VHDL语言中，下列对时钟边沿检测描述中，错误的是（D）

A.if clk’event and clk ‘1’then

B.if falling edge(clk) then

C.if clk’event and clk ‘0’then

D. if clk’stable and not clk ‘1’then

22. 若s1为“1011”，s2为“0101”，下面程序执行后，outValue输出结果为：（B）Liberary ieee;

Use ieee.std_logic_1164.all;

Entity ex is

Port( s1:in std_logic_vector(3 downto 0);

S2: in std_logic_vector(0 to 3)

OutValue:out std_logic_vector(3 downto 0));

End ex;

…………………….

outValue(3 downto 0)<=(s1(2 downto 0) and not s2(1 to 3) and s2(0));

end rtl

A.0101

B.O100

C.0001

D.0000

三、EDA名词解释，写出下列缩写的中文（或者英文）含义。

1.FGPA:现场可编程门阵列

2.EDA:电子设计自动化

3.VHDL:超高速硬件描述语言

4.ASIC:专用集成电路

5.CPLD:复杂可编程逻辑器件

6.EAB:嵌入式阵列块

7.RIT:寄存传输级

四、根据题目要求完成如下：

1. 阅读下列VHDL程序，画出相应RTL图

Library ieee;

Use ieee.std_logic_1164.all;

Entity lfsr is

Port(clk,clr,d:in std_logic;

Mount:out std_logic);

End lfsr;

Architecture rtl of lfsr is

signal sreg : std_logic;

begin

Process(clk,clr)

variable s : std_logic;

Begin

If clr=‘1’then s:=‘0’;

Elsif rising_edge(clk) then

S:=sreg xor (not d);

End if;

Sreg<=s;

End process;

Mout<=sreg;

End rtl;

2. 阅读下列VHDL程序，画出相应RTL图，并说明其功能

Entity quansub is

Port(a,b,c_in:in bit;

Sub,c_out:out bit);

End quansub

Architecture one of quansub is

Procedure bansub(signal x,y:in bit;signal s,c:out bit) is Begin

S<=x xor y after 5ns

C<=(not x) and y after 5ns;

End procedure bansub；

Procedure orgate(singal m,n:in bit; signal o:out bit) is Begin

0<=m or n;

End Procedure orgate;

Signal temp1,temp2,temp3:bit;

Begin

U0:bansub(a,b,temp1,temp2);

U1:bansub(temp1,c_in,sub,temp3);

U2:bansub(temp1,temp2,c_out);

End one;

五、VHDL程序改错

1)library ieee;

2)Use ieee.std_logic_1164.all;

3)Entity moor is

4)Port(datain:in std_logic_vector(1 downto 0)

5)Clk,rst:in std_logic;

6)Q:out std_logic_vector(2 downto 0));

7)End moor;

8)Architecture behave of moor is

9)Signal st_type is (st0,st1,st2);

10)Signal c_st:st_tytp;

11)Begin

12)Process(clk,rst)

13)Begin

14)If rst=‘1’then c_st<=st0;q<=“0000”；

15)Elsif clk’event and clk=‘1’then

16)Case c_st is

17)When st0=> if datain=“10”then c_st<=st1;

18)Else c_st<=st0;

19)End if; Q<=“1001”;

20)When st1=> if datain=“11”then c_st<=st2;

21)Else c_st<=st1;

22)End if; Q<=“0101”;

23)When st2=> if datain=“01”then c_st<=st3;

24)Else c_st<=st0;

25)End if; Q<=“1001”;

26)End case

27)End if;

28)End process;

29)End behave;

在程序中存在三处错误，试指出出错对应的行数，并说明理由：

第6行：数据宽度不符合

第9行：状态机数据类型声明错误，关键字应为TYPE

第26行：case语句缺少 when others处理异常状态情况

修改相应行的错误程序（如果是缺少语句请指出对应的行数）

错误1 行号：6程序改为：q:out std_logic_vector（3 downto 0）错误2 行号：9程序改为：signal 改为 TYPE

错误3 行号：26程序改为：之前添加一句when others=>c_st<=st0;

library ieee;

Use ieee.std_logic_1164.all;

Entity mux41 is

Port(s1,s2:in std_logic;

A,b,c,d:in std_logic;

Y:out std_logic;——————————加个“）”

End mux41;

Architecture beh of mux41 is

Signal s:std_logic_vector(2 downto 0);————————改为（1 downto 0）Begin

S<=s1&s2;

Process(d)————————————————改为process(s)

Begin

Case s is

When “00”=>y<=a;

When “01”=>y<=b;

When “10”=>y<=c;

When “11”=>y<=d;

When others=>y<=‘X’；

End case;

End ;———————————————————改为end process；

End beh;

library ieee;

Use ieee.std_logic_1164.all;

Entity yima3_8 is

Port(a,b,c,g1.g2a.g2b:in std_logic;

Y:out std_logic_vector(7 to 0));————————改为（7 downto 0）

End yima3_8;

Architecture one of XX is——————————XX改为yima3_8

Variable indata:std_logic_vector(2 downto0);——————Variable改为signal Begin

Indata>=c&b&a;

Process(indata)

Begin

If(g1=’1’ and g2a=’0’and g2b=’0’) then

Case indata is

When “000”=>y<=“11111110”；

When “001”=>y<=“11111101”；

When “010”=>y<=“11111011”；

When “011”=>y<=“11110111”；

When “100”=>y<=“11101111”；

When “101”=>y<=“11011111”；

When “110”=>y<=“10111110”；

When “111”=>y<=“01111111”；

When others=>y<=“Z”；————————————-改为“ZZZZZZZZ”

End case;

Else y<=“11111111”;

——————————————————添加一句“end if”

End one;

六、1）设计一数据选择器MUX,其系统模块图和功能表如下图所示试采用下面三种方式中的两种来描述该数据选择器MUX的结构体。

(a)用if语句（b）用case语句 (c)用when else语句

library ieee;

Use ieee.std_logic_1164.all;

Entity mymux is

Port(sel: in std_logic_vector(1 downto 0);

Ain ,bin:in std_logic_vector(1 downto 0);

Cout :out std_logic_vector(1 downto 0));

End mymux;

Architecture one of mymux is

Begin

Process(sel,ain,bin)

Begin

If sel=“00” then cout<=ain and bin;

Elsif sel=“01” then cout<=ain xor bin;

Elsif sel=“10” then cout<=not ain;

Else cout<=not bin;

End if;

End process;

End one;

Architecture two of mymux is

Begin

Process(sel,ain,bin)

Begin

Case sel is

When “00”=>cout<=ain and bin;

When “01”=> cout<=ain xor bin;

When “10”=>cout<=not ain;

when others=>cout<=not bin;

End process;

End two;

Architecture three of mymux is

Begin

Cout<=ain and bin when sel=“00”else ain xor bin when sel=“01”else

not ain when sel=“10”else

not bin;

End three;

2）看下面原理图，补充完相应VHDL描述。

DFF为上升沿触发，LATCH为高电平选通

library ieee;

Use ieee.std_logic_1164.all;

Entity mycir is

Port(A,B,clk: in std_logic;

Q:out std_logic);

End mycir;

Architecture beh of mycir is

Signal ta,tc;

Begin

tc<=ta nand B;

Process(clk)

Begin

if clk’event and clk=‘1’then

ta<=A;

End if;

End process;

Process(clk,tc)

Begin

If clk=‘1’then

Q<=tc;

End if;

End process;

End beh;

3.利用元件例化和生成语句完成74373的8位三态锁存器的设计 D0D1D2D3D4D5D6D7OEN G Q0Q1Q2Q3Q4Q5Q6Q7

74373若OEN=1，则Q7～Q0输出为高阻态；

若OEN=0，则Q7～Q0输出为保存在锁存器中的信号值；若G=1，则D7～D0输入端信号进入8位锁存器中；

若G=0，则8位锁存器保持原先锁入的信号值不变。——1位锁存器LATCH 的逻辑描述

library ieee;

Use ieee.std_logic_1164.all;

Entity latch is

Port(D,ENA: in std_logic;

Q:out std_logic);

End entity latch;

Architecture one of latch is

Signal sig:std_logic;

Begin

Process(D,ENA)

Begin

If ENA=‘1’then sig<=d;

End if;

Q<=sig;

End process;

End Architecture one;

-- 8位锁存器74373逻辑描述

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

ENTITY SN74373 IS

PORT ( D : IN STD_LOGIC_VECTOR( 7 DOWNTO 0 );

OEN ,G : IN STD_LOGIC;

Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));

END SN74373;

ARCHITECTURE one OF SN74373 IS

COMPONENT Latch

PORT ( D, ENA : IN STD_LOGIC;

Q : OUT STD_LOGIC );

END COMPONENT;

SIGNAL sig: STD_LOGIC_VECTOR( 8 DOWNTO 1 );

BEGIN

FOR i IN 7 DOWNTO 0 GENERATE Latch PORT MAP(D( i ), G, sig ( i ));

END GENERATE;

Q <= sig WHEN OEN = '0' ELSE "ZZZZZZZZ";

END ARCHITECTURE one;

4、用VHDL语言设计一个电梯电路模拟其控制逻辑，下图a为该VHDL电路的设计模块图。

图a控制器设计模块图

图a中cnt100控制电梯开关门延时，elev2为电梯状态控制器。电梯闸门由打开到关闭或

由关闭到打开时，elev2模块向cnt100输出一个en计数使能信号（高电平有效）。cnt100

计数溢出（≥100）时输出cout信号（高电平有效），同时cnt100计数停止。cnt100仿真

波形如下图所示。

cnt100的实体描述如下所示：

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_unsigned.all;

entity cnt100 is

port ( clk, en :in std_logic; -- 时钟、使能信号

cout : out std_logic); -- 溢出信号

end cnt100;

问题1，补充完整cnt100的结构体设计。

architecture one of cnt100 is

begin

process (clk, en)

variable q : std_logic_vector (7 downto 0);

begin

if en = ‘0’ then q := (others => ‘0’);

elsif clk’event and clk = ‘1’ then q := q + 1;

end if;

if q = 100 then cout <= ‘1’;

else cout <= ‘0’;

end if;

end process;

end one;

以下是elev2模块的VHDL实体描述（结构体部分省略）：

entity elev2 is

port (clk, rst : in std_logic; -- 时钟、复位信号

cout : in std_logic; -- 定时溢出信号

door : out std_logic; -- 门控信号，低电平开门

up : out std_logic; -- 上升信号

down : out std_logic; -- 下降信号

en : out std_logic); -- 延时计数清零、使能信号end elev2;

问题2 根据图a所示控制模块图，写出该控制器的VHDL顶层描述：

Library ieee;

Use ieee.std_logic_1164.all;

Entity elev is

Port (clk, rst : in std_logic;

door, up, down : out std_logic );

End elev;

Architecture one of elev is

component cnt100

PORT( clk, en : IN STD_LOGIC;

cout : OUT STD_LOGIC );

END component;

component elev2 is

port (clk, rst : in std_logic;

cout : in std_logic;

door : out std_logic;

up : out std_logic;

down : out std_logic;

en : out std_logic);

end component;

signal ena, cout : std_logic;

begin

u1 : cnt100 port map (clk, ena, cout);

u2 : elev2 port map (clk, rst, cout, door, up, down, ena);

end one;

5. 根据原理图写出相应的VHDL程序

LIBRARY IEEE;

USE IEEE.STD_LOGIC_1164.ALL;

USE IEEE.STD_LOGIC_ARITH.ALL; ————————声明算术运算包

USE IEEE.STD_LOGIC_UNSIGNED.ALL; ————————声明无符号数包

ENTITY ysq_8 IS

PORT( X, Y:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

CTRL:IN STD_LOGIC; ————————控制运算方式

CBI:IN STD_LOGIC; ————————低位的进位或借位标志位Z:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);

CBO:OUT STD_LOGIC ————————高位进位或借位标志位);

END ysq_8;

ARCHITECTURE one OF ysq_8 IS

SIGNAL XX:STD_LOGIC_VECTOR(8 DOWNTO 0);

SIGNAL YY:STD_LOGIC_VECTOR(8 DOWNTO 0);

SIGNAL ZZ:STD_LOGIC_VECTOR(8 DOWNTO 0);

BEGIN

XX<='0'&X; ——————————————扩展信号

YY<='0'&Y;

PROCESS(XX,YY,CTRL,CBI)

BEGIN

IF CTRL='0' THEN ————————为“0”执行加法

ZZ<=XX+YY+CBI;

ELSE

ZZ<=XX-YY-CBI; ——————为“1”做减法

END IF;

END PROCESS;

Z<=ZZ(7 DOWNTO 0);

CBO<=ZZ(8);

END one;