武汉大学数字电路实验报告

武汉大学数字电路实验

报告

Pleasure Group Office【T985AB-B866SYT-B182C-BS682T-STT18】

数字电路实验报告

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目录

实验一组合逻辑电路分析

一、实验目的

掌握逻辑电路的特点；

学会根据逻辑电路图分析电路的功能。

二、实验原理

74LS00集成片有四块二输入与非门构成，逻辑表达式为。

74LS20由两块四输入与非门构成。逻辑表达式为。

三、实验内容

实验一、根据下列实验电路进行实验：

将上述逻辑关系记录于下列表格中：

A B C D Y A B C D Y

0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0

实验二、分析下图电路的密码

密码锁开锁的条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为”1”,将锁打开。否则，报警信号为”1”，接通警铃。

得出真指标如下：

由真值表可知此密码锁的密码是“1001”。

实验二组合逻辑实验(一)——半加器和全加器

一、实验目的

熟悉用门电路设计组合电路的原理和方法步骤。

预习内容

复习用门电路设计组合逻辑电路的原理和方法。

复习二进制的运算。

利用下列元器件完成：74LS283、74LS00、74LS51、74LS136；

完成用“异或”门、“与或非”门、“与非”门设计全加器的逻辑图；

完成用“异或”门设计的3变量判奇电路的原理图。

二、实验原理

1、半加器

半加器是算术运算电路中的基本单元，是完成1位二进制数相加的一种组合逻辑电路。

如果只考虑了两个加数本身，而没有考虑低位进位的加法运算，称为半加器。实现半加运算的电路称为半加器。两个1位二进制数的半加运算可用如下真值表所示。

说明：其中，A、B是两个加数，S表示和数，C表示进位数。

有真值表可得逻辑表达式：

2、全加器

全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出该位的进位信号。

根据全加器的功能，可列出它的真值表。

说明：其中A和B分别是被加数及加数，Ci为低位进位数，S为本位和数（称为全加和），Co为向高位的进位数。得出全加器逻辑表达式：

3、集成4位超前进位加法器74HC283

由于串行进位加法器的速度受到进位信号的限制，人们又设计了一种多位数超前进位加法逻辑电路，使每位的进位只由加数和被加数决定，而与低位的进位无关。

三、实验内容

1、用异或门、与或非门、与非门组成全加器，电路图如下图所示：

实验结果填入下表中：

2、用异或门设计3变量判奇电路，要求变量中1的个数为奇数时，输出为1。否则为0。实验电路图如下图所示。

实验结果填入下表中：

3、用异或门、与或非门、与非门组成全加器，电路实验图如下。

4、“74LS283”全加器逻辑功能测试 测试结果填入下表:

实验三 组合逻辑实验（二）数据选择器和译码器的应用

一、实验目的

熟悉数据选择器和数据分配器的逻辑功能和掌握其使用方法。

二、实验原理

数据选择器74LS151工作原理：数据选择器又称多路转换器或称多路开关，其功能是从多个输入数据中选择一个送往唯一通道输出。74LS151互补输出的8选1数据选择器,其引脚图如下图74LS151D 所示：

使能端S=1-

时，不论2

10A A A 、、状态如何，均无输出，多路开关被禁

止。

使能端S=0-

时，多路开关正常工作，据地址码

210A A A 、、的状态选择

07D ~D 中某一个通道的数据输送到输出端Q 。

数据分配器3-8线译码器74LS138工作原理

在译码器是能段输入数据信息，器件就成为一个数据分配器，如图所示为74LS138的引脚图。

该译码器共有3位二进制输入A 、B 、C ，共8种状态的组合，即可译出8个输出信号07

Y ~Y -

-

，输出为低电平有效。另外三个是使能端，当1

G 端

接高电平，

2

~G 、

3

~G 接地电平时，译码器处于工作状态。

三、实验内容

1、数据选择器的使用

当使能端EN=0时，Y 是2

A 、

1

A 、

o

A 和输入数据

7

~O D D 的与或函数，其

表达式为：

7

0i

i Y m D ==∑（表达式1）

式中i

m 是

2

A 、

1

A 、

o

A 构成的最小项，显然当

1

i D =时，其对应的最小项

i

m 在与或表达式中出现，当0

i D =时，其对应的最小项就不出现，利用这一点，

不难实现组合电路。 将数据选择器的地址信号

2

A 、

1

A 、

o

A 作为函数的输入变量，数据输入

7

~O D D 作为控制信号，各最小项在输出逻辑函数中是否出现，是能段EN 始终保持低电平，这样，八选一数据选择器就成为一个三变量的函数产生器。

① 用八选一数据选择器74LS151产生逻辑函数

该式符合表达式1的标准，显然1

D 、

3

D 、

6

D 、

7

D 都应该等于1，而式中没有

出现的最小项

m 、

2

m 、

4

m 、

5

m ，它们的控制信号0

D 、

2

D 、

4

D 、

5

D 都应该等

于0。由此可以画出该逻辑函数产生器的逻辑图。

② 用八一数据选择器74LS151产生逻辑函数

即74LS151输入端1、2、4、7接高电平，其余接低电平。 2、3线-8线译码器的应用

用3线-8线译码器74LS138和与非门构成一个全加器。

i 1247

m S A B C Y Y Y Y =⊕⊕=∑（1,2,4,7）=

实验四 触发器和计数器

一、实验目的

熟悉JK 触发器的基本逻辑功能和原理。 了解二进制计数器工作原理。 设计并验证十进制、六进制计数器。

二、实验原理

1、触发器

在时钟边沿脉冲作用下的状态刷新称为触发，具有这种特性的存储单元称为触发器。不同电路结构对时钟脉冲的敏感边沿可能不同。触发器在每次时钟脉冲触发沿到来之前的状态成为现态，而在此之后的状态称为次态。 触发器的逻辑功能是指次态与现态、输入信号之间的逻辑关系，这种关系可以用状态图、特性表、特性方程来描述。按照逻辑功能的不同，通常可以分为D 触发器、JK 触发器、T 触发器、SR 触发器。 2、JK 触发器

JK 触发器是数字电路触发器中的一种电路单元。JK 触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK 触发器的功能最为齐全。可用简单的附加电路转化为其他功能的触发器。由JK 触发器可以构成D 触发器和T 触发器。JK 触发器如下图：

特性方程：n+1Q n

n

J Q K Q -

-

=+

当J=1，K=0，触发器的下一状态将置1；当J=0，K=1，将置0；当J=K=0,触发器状态保持不变；当J=K=1，触发器翻转。 3、SR 触发器

把两个与非门G1、G2的输入、输出端交叉连接，即可构成基本RS 触发器。仅有复位和置位功能的触发器成为SR 触发器。当S=R=1，触发器状态不确定。SR 触发器必须遵循SR=0的约束条件。逻辑符号如下：

特性方程：1

Q S ?SR 0(n n R -+??=+?

=?

?Q 约束条件) 实际上，另J=S,K=R ，便可用JK 触发器实现SR 触发器所有逻辑功能。 4、D 触发器

逻辑符号如下：

特性方程：

1Q D n += 常用的D 触发器有主从触发器和维持阻塞触发器。D 触发器的功能也较为完

善。可以转化为JK 、SR 、T 、'

T 触发器等。 三、实验内容

RS 触发器逻辑功能测试：

用一块74LS00与非门构成RS 触发器，连接CP 端，然后从CP 输入单脉冲，实验原理图如下:

用万用表测试Q 及Q 的电位，记录与下表：

连接CP端，然后从CP输入单脉冲。按下表进行测试并记录于表格。

实验结果及分析：

1、当R端无效，S端有效时，则Q=0,Q=1,触发器置1。

2、当R端有效、S端无效时，则Q=1,Q=0,触发器置0。当触发器的两个输入端加入不同逻辑电平时，它的两个输出端Q和Q’有两种互补的稳定状态。

S=0，R=1使触发器置1，或称置位。因置位的决定条件是S=0。若触发器原来为1态，欲使之变为0态，必须令R端的电平由1变0，S端的电平由0变1。

3、当RS端均无效时，触发器状态保持不变。

4、当RS端均有效时，触发器状态不确定。在此条件下，两个与非门的输出端Q和Q全为1，在两个输入信号都同时撤去（回到1）后，由于两个与非门的延迟时间无法确定，触发器的状态不能确定是1还是0,因此称这种情况为不定状态，这种情况应当避免。

实验五数字电路实验综合实验

一、实验目的

学会计数器，译码器，寄存器，显示器的内容。

熟悉有关元件器件的脚管排列。

设计十进制计数译码显示电路。画出电路图。

二、实验原理

计数器分为同步计数器和异步计数器；按计数数值增减分类可分为加计数器，减计数器和可逆计数器；计数器的容量来区分。例如五进制，六十进制计数器等，计数器的容量也成为模，一个计数器的状态等于其模数。

异步计数器是一个四位异步二进制计数器，它由4个T’触发器组成。计数脉冲CP通过输入缓冲器加至触发器FF0的始终脉冲输入端，每输入一个计数脉冲，FF0翻转一次。FF1,FF2和FF3都以前级触发器的Q端输出作为触发信号，当Q0由1变为0时，FF1翻转，区域类推。从出台0000（由CR输入高电平脉冲使4个触发器全部置零）开始，每输入一个计数脉冲，计数器的状态就按二进制编码递增1，输入第16个计数脉冲开始，每输入一个计数脉冲，计数器的状态就按二进制编码值递增1，输入第16个脉冲构成一个计数周期，是模16（M=16）加数器。其中Q0的频率是CP的1/2，即实现了二分频，Q1得到CP的四分频，以此类推，Q2，Q3分别对CP进行了8分频和16分频，因而，计数器也可作为分频器使用。

异步计数器的原理，结构简单，因而触发器不是同时翻转，而是逐级脉动翻转实现的，故亦称为波纹计数器。当计数器从0111加1时，先后要经过0110,0100,0000几个状态，才最终翻转为1000。如果对0110,0100,0000译码时，这时译码输出端则会出现毛刺状波形。

同步二进制计数器，Q0在每个计数脉冲到来时都要翻转一次；Q1需要在Q0-=Q1=1时需要准备好翻转条件，更多的位数。于是，同步二进制计数器可用T触发器来实现，根据每个触发器状态翻转的条件确定其T输入端的逻辑值，以控制它是否翻转。

时钟脉冲CP 是计数脉冲输入端，也是芯片内4个触发器的公共时钟输入端。

异步清零CR 当它为低电平时，无论其它输入端是何种状态（包括时钟信号CP ），都使芯片内所有触发器状态置0，称为异步清零。CR 有优先最高的控制权。下述各信号都是在CR=1时才起作用。

并行置数使能PE 置数控制端。只需在CP 上升沿之前保持低电平，数据输入D3~D0的逻辑值便在CP 上升沿到来后置入芯片4个相应的触发器中。

同步并行预置 为保证数据正确输入，要求PE 在CP 上升沿之前建立稳定的低电平，其最短提前时间称为建立时间t ，PE 置数操作具有次高优先级，仅低于CR ，计数和保持操作时间都要求PE=1。

数据输入端D （D3~D0） 在上升沿到来后，D3~D0的数据便直入触发器。该市徐与D 触发器相似。CP 上升沿对D 的时序要求如图。

计数使能端CEP 只要在CP 上升沿到来前至少一个建立时间t 期间内保持高电平，且CET=1，CP 上升沿就能使计数器进行一次计数操作。它与CP 上升沿时序如图。CEP 主要控制本芯片的计数操作。

计数使能端CET 该信号和CEP 做与运算后实现对本芯片的技术控制，当CET,CEP=0，即有两个计数使能端中有0时，不管有无CP 脉冲作用，计数器都将停止计数，保持原有状态；当CR=PE=CEP=CET=1时处于计数状态。与CEP 不同的是，CET 还直接控制着进位输出信号TC 。

进位信号TC 只有当

3210CET 1, Q Q Q Q 1111

==且时，TC 才为1。表明下一

个CP 上升沿到来时将会有进位发生。

三、实验内容：

按自行设计的电路图接线。

1、六进制

2、十进制

3、六十进制

合上电源，当计数器预置初始状态“0000”后，将“指数”改为“1”态，由CP输入1HZ的连续方波。检查输入脉冲数与显示器上显示的十进制数字是否相符。实验六 555集成定时器

一、实验目的

熟悉与使用555集成定时器。

二、实验原理

555定时器如下图所示

器件说明：555集成定时器包括一个放电三极管T，两个电压比较器，一个基本RS触发器以及5KΩ电阻组成的分压器。比较器上的参考电压从分压器电阻上去的，分别为23E和3E。高电平触发端6和低电平触发端2作为阀值端和外触发输入端，用来启动电路电路。RST复位端为低电平时，电压输出为低电平，电压控制端CON可以在一定范围内调节比较器的参考电压，不用是将它与μ的电容器，以防止干扰电压引入。电源电压范围

地之间接0.01F

++，输出电流可高达200m A。利用这种定时器，只需外接RC电路，4.5~13V

就可以构成单稳电路，多谐振荡器，施密特触发器，接触开关等，应用广泛灵活。

555定时器的功能表如下：

555定时电路的几个特点：

555在电路结构上由模拟电路和数字电路组合而成，它将模拟功能和数字功能兼容一体，能够产生精确的时间延时和振荡。

它采用单电源，双极型555的电压范围为4.5~15V，而CMOS型的电源适应范围更宽，为2~18V。这样，它就可以和模拟运算放大器和TTL或CMOS 数字电路公用一个电源。

555可独立构成一个定时电路，且定时精度高。

555的最大输出电流达200mA，带负载能力强，可直接驱动小电机、喇叭、继电器等。

三、实验内容

1、555单稳电路

按图连接，组成一个单稳触发器。

测量输出端、控制端的电位并与理论计算值比较。

用示波器观察输出波形以及输出电压的脉宽。

ln3 1.1

w

t RC RC

==

。

2、555多谐振荡器

按图接线，组成一个多谐振荡器。输出矩形波的频率为：121.43(2C R R f +=）.

用示波器观察输出波形。 3、接触开关

按图接线，构成一个接触开关。摸一下触摸线，LED 亮一秒。 实验现象分析：

1、555单稳电路

没有触发信号时输入端处于高电平（

3cc

V i v >），如果接通电源，电路处于一种稳定状态

o v =。若触发输入端施加触发信号（3cc

V i v <），电路的输

出状态由低电平跳变到高电平，电路进入暂稳态。此后电容C 充电，当C 充电至cc

23

V c v =

，电路的输出电压

o

v 有高电平翻转为低电平，同时555定时

器中的反放电三极管导通，于是电容C 放电，电路返回到稳定状态。 2、555多谐振荡器

电路接通电源后，电容C 被充电，当

c

v 上升到

23

cc V 时，使输出

o

v 为低电

平，同时放电三极管T 导通，此时电容C 通过1

R 和三极管放电，

c

v 下降。

当

c

v 下降到

3

cc V 时，

o

v 翻转为高电平。当放电结束时，T 截止，

cc

V 将通过

1

R 、2

R 向电容器C 充电，当c

v 上升到

23

cc V 时，电路又翻转为低电平。如此

周而复始，于是在电路的输出端就得到一个周期性的矩形波。 3、555接触开关

当触摸端悬空时相当于接高电平，最终输出o v 为低电平，灯灭。用手触摸2端瞬间相当于2端接地置的电平，输出端为高电平即灯亮，电容1

C

C放电则灯亮持续被充电。当手拿开后，触摸端由恢复为悬空状态，电容

1

到电容放电完毕。

接触过程相当于给输入端2一个下降沿的单脉冲（负脉冲），所以其工作原理与单稳电路相同。

实验总结：

555定时器中比较器因为没有反馈电路，所以比较器只能工作在饱和区和截止区，即比较器只能输出两个状态。当同相端电压>反相端电压时，输出为高电平，反之为低电平，由此控制基本RS触发器的工作状态。

555控制电压端通常接一个电容防止干扰电压的引入，如果在此端施加一个V），比较器的参考电压将发生变化，电路相应的阀值，触发电

外电压（0~

cc

平也将随之变化，进而影响电路的工作状态。

实验七数字秒表

一、实验目的

了解数字计时装置的基本工作原理和简单设计方法。

熟悉中规模集成器件和半导体显示器的使用。

了解简单数字装置的调试方法，验证所设计的数字秒表的功能。

实验参考元件：集成元件：555一片 74LS163二片 74LS248二片 LED二片74LS00二片。二极管IN4148一个；电位器100K一个；电阻、电容。二、实验原理

原理框图：