超高速低压CMOS CML缓冲器和锁存器的设计

超高速低压CMOS CML缓冲器和锁存器的设计

摘要-一个超高速电流模式逻辑（CML）的综合研究和新型再生CML锁存器的设计将会被说明。首先，提出一种新的设计过程，系统地设计了一个锥形的CML缓冲器链。接下来，将介绍两个高速再生锁存电路，能够在超高速数据速率运行。实验结果表明，这种新的锁存结构相比传统的CML锁存电路在超高频率有更高的性能。它也表明，无论是通过实验以及使用效率的分析模型，为什么CML缓冲器优于CMOS反相器在高速低压的应用。

1.引言

电信网络传输的数据量迅速增长，最近引起对千兆通信网络的高速电路设计的重视。波分复用（WDM）和时分多路复用（TDM）将是发达国家在下一代传输系统使用的。大量的容量传输实验已经使用每一个通道数据速率为10Gb/s的用于SONET OC-192和40Gb/s的用于SONET OC-768的WDM系统。高速集成电路（IC）技术，具有很高的数据速率，因此用于WDM和TDM系统。纳米CMOS技术的进步已使CMOS集成电路接替砷化镓和InP器件迄今声称的领域。

设计一个高速CMOS电路在MOS器件操作非常具有挑战性。在千兆系统块，通信系统需要由利用最少数量有源器件的简单电路来实现。部分在通信收发器处理高速信号的电路块可能要放弃使用pMOS器件，因为它们低劣的单位增益频率。这反过来对超高速电路设计有约束。

缓冲器和锁存器是许多有一个通信收发器和一个串行链路的高速块的核心。作为一个千兆通信系统的例子，图1描绘了一个典型的光收发器的框图。前端的电流模式逻辑（CML）的锥形缓冲区链，串行到并行的转换器，时钟和数据恢复（CDR），复用器和解复用器广泛使用高速缓冲器和锁存器。传统的CMOS反相器显示出一些缺点，使得它们不能被广泛使用于高速低压电路。首先，CMOS反相器实质上是一个单端电路。回想一下，在千兆赫的频率范围内，短的片上线充当耦合输电线路。电磁耦合导致了电路中的严重运作失灵，特别是单端电路。此外，在pMOS晶体管中静态CMOS反相器将严重限制电路的最大工作频率。[3]首次推出的CMOS电流模式逻辑风格实施千兆赫MOS自适应管道技术。从那以后被广泛使用，以实现超高速缓冲区[4][5]，锁存器[5]，复用器与解复用器[6]，分频器[7]。比起静态CMOS 电路，CML电路可以以较低的信号电压和更高的频率工作在较低的电源电压。但是，CML 逻辑风格比起CMOS反相器有更多的静态功率损耗。最近，一直在努力缓解这个缺点[8][9]。尤其是，一种能降低CML缓冲器功耗的技术被用于多阈值CMOS技术（MTCMOS）电路[8]，[8]设计了一个1:82.5Gb/s的解复用器，测试可以节约37%的功率。由于其优越的性能，CML 缓冲器是高速应用的最佳选择。因此，需要一个系统的方法来优化设计CML缓冲器CML缓冲器链。本文提出一种系统的CML缓冲器设计的程序，并引入路人两个新的CMOS CML锁存电路。本文组织如下。首先，在第二节中，给出一个简短的静态CMOS反相器的摘要。接着，在第三节中，显示了差分电路的大信号特性。我们将准备学习CMOS缓冲区链的设计（第四节）。第五节讨论锥形CML缓冲区的表现并考虑到设备的不匹配。在第六节，我们说明两个新的能够在0.18mCMOS工艺运行A-GHz时钟信号的CML锁存器。第七节提供各种实验结果，验证设计方法的准确性。最后，第八节提供总结。

2.CMOS缓冲器

一个传统的静态CMOS缓冲器如图2（a），输入输出曲线如图2（b）。

CMOS反相器有许多优点。假设漏电流很小，CMOS反相器的静态功耗是可以忽略不计的。相比任何其他相同的晶体管大小尺寸的单级缓冲器它表现出最大的小信号增益，因此，是数字电路中理想的信号缓冲器。它显示了技术缩放的最佳性能和大的噪声余量。

然而，CMOS反相器有大量的缺点，使它在超高速集成电路中很容易受到限制。首先，pMOS晶体管的使用，降低了电路最大工作频率（带宽）。其次，像任何单端电路，CMOS 反相器对环境噪声源高度敏感，如电源，接地噪声，衬底噪声和串扰。在CMOS缓冲器的输出电压开关期间，大电流激增使得大型片负载的波动加剧。噪声源和地线导致噪声容限减少，以及所有连接到相同电源和地轨的预驱动器一个更大的传播延时。如图3（a）和（b），显示的是同时驱动8个使用一个2-pF电容片的CMOS反相器的输入输出电压和电源接地反弹噪声。在每个CMOS反相器中nMOS和pMOS设备的门长宽比分别是20m/0.2m和40m/0.2m。

和结合线相连以及衬在引脚框的电感被设定为2nH。结合线电阻是1。很明显，其它和噪声源以及地轨相连的CMOS电路受大量不必要的振动的影响，可能导致错误的逻辑转换。实验在排除片上去耦电容对突出电源影响的情况下进行-关闭CMOS驱动器的性能上的接地反弹。

3.CML缓冲器

CML缓冲器基于差分结构。图4显示了基本的差分结构。末端电流Iss为电路提供了输入独立偏置。使用一对电容的差分电路容易被抵消，比如图4（a）的C D，会消除输入输出通过重叠电容C GD耦合的负面作用。

各种CML电路的仿真实验表明，长沟道晶体管模型仍然产生了一个很好的关于这些电路的动态性能的估计值。因为CML电路是一个差分电压摆幅围绕器件阈值电压的低压电路。

差分输入变化从负无穷到正无穷，每个差分对的输出节点变化从V DD-R D I SS到V DD。图4（b）显示了与差分输入相关的所有输出节点的电压变化。

从图4（a）可以看到，考虑到全电流开关发生，最大输出差分电压摆幅V odm，仅仅是一个漏电阻和尾电流的功能。显然，一个CML缓冲器的最大输出摆幅小于CMOS反相器，这使得这个缓冲区类为低电压的集成电路设计的理想选择。

当尾电流开始运作于饱和时，输入共模电平达到最小值。输入共模电平达到最大值，当晶体管在隔断或在截止[10]，

Vgs,12是晶体管MN1和MN2共模过驱动电压。同样，共模输出变化从Vdd到Vdd-RdIss/2。共模输出电压由MN1和MN2的阈值电流决定。

差分CML缓冲器的优势可以通过观察差分输入信号的大信号响应来理解。假设输入共模电平以（1）中指定的工作范围为界，Vin1和Vin2的小的差别将导致相应的差动电流Id1-Id2，如下：

差动电流是输入差分电压的奇函数，因此当电路处于平衡状态时，上式将变为零。此外，差分阶段比单端阶段线性更大，因为排除了输入输出特性的偶次谐波。大信号转导是传输特性的斜率：

大信号跨导随输入差分电压变化，如图5所示。当输入差分电压超过一个极限的时候，一个晶体管承载全部电流Iss，从而关闭另一个三极管。

输入独立的跨导将导致一个非线性大信号增益，为了简化分析，利用跨导的平均值：

注意到Gm,avg是(1/，gm,ss是差分对的小信号跨导。使用差分信号的差分对结构对共模波动不敏感，这使得它成为一个比CMOS反相器更好的选择，特别是在低噪声电路设计中，因为噪声主要是作为一个共模成分出现。此外，同相缓冲器能通过一个简单的差分结构实现，而在CMOS反相器中，同相缓冲器由两个反相器级联实现。因此，同相的差分缓冲器具有比CMOS缓冲器低的传播延迟。当且仅当一个完整的电流转换发生时，差分结构像CML缓冲器一样运行。为了确保电流开关完全从差分结构一个边转换到另一边，差分输入电压必须至少是ΔVin,max。

4.CML缓冲器设计

在CML缓冲器，为了达到最佳的性能，一个完整的电流转换必须发生并且尾电流所产生的电流通过分支。为量化完整的电流转换的基本条件，应该考虑在实践中，CML缓冲器往往带动另一个CML缓冲器（例如，一个锥形缓冲区链），这意味着驱动缓冲器的输出端连接到被驱动缓冲器的输入端，如图6所示。为了满足电流开关的要求，第一个CML缓冲器的电压差必须超过后面的一级：

在相同的CML阶段的特殊情况下，结果会获得一个为2的平衡状态下的最大小信号电压增益的下界Av。

此外，负载电阻应该很小以降低RC延迟和提高带宽。为了保证高速运转，nMOS晶体管差分对必须只在饱和运行。为了满足这种要求，在图中所示的电路图4（a）项，第一，输入共模电压必须在指定的时间间隔（1）内;第二，

设置一个差分输出的最大允许电平如下：

在输出驱动器的特定情况下，高速CML驱动器必须通过接合线和包跟踪推动一个大的片负载。输出驱动器因此必须有一个大的电流驱动能力。这意味着图6中的第二个CML缓冲器的nMOS晶体管一定要大。一个大的晶体管有一个大的栅通道电容，严重降低了传输延迟和前段预驱动级的电压摆幅。要减少预驱动器的传播延迟，介绍位于第一级预驱动器和输出缓冲区之间的锥形缓冲区链。它可以很容易地证明，通过各级的延时相等来获得最小的延时[11]。这是通过逐步扩大所有阶段一个常量因素u来获得。另一方面，在非常高频率的芯片封装接口进行适当建模为输电线路是由负载阻抗终止，这是一个系列的RC电路（参见图7）。该系列负载电阻，Z0，提供高频率的并行匹配终端到接合线。图7显示被N-1级CML 驱动和芯片封装以传输线路为模型的输出CML驱动器的原理。芯片接合线具有高Q值的电感。因此，芯片封装接口采用无损传输线是安全的。为了避免潜在的灾难性的传输线效应，如缓慢振荡和传播延迟，接合线使用串联端接源，并在目的地使用并行终端。给予一个明确的输出电压摆幅，和由匹配终端决定的电阻R D，尾电流很容易计算。例如，差分输出电压摆幅为0.4V50线的驱动器需要偏置电流8 mA。现在，使用一组限制条件，我们提出设计锥形CML缓冲器链的设计准则，并确定适当的CML缓冲器电路元件值。

传播延迟计算使用开路时间常数法[12]。例如，图4（a）中简单的低电压差分阶段的延迟。高速CML缓冲器不同的HSPICE仿真结果表明，由开路时间常数方法得到的延时在实际模拟的10％以内。

最大限度地降低CML缓冲器的整体传播延迟将使整体运作频率显著增加。对一个缓慢变化的输入信号，增加了小信号电压增益，将进一步降低输出瞬态变化和输出的过渡时间。在一个锥形的CML缓冲器中，为了达到一个恒定的电压摆幅，晶体管的尺寸缩小而漏电阻按恒定比例因子缩放。这将导出一个事实，缓冲器链的各级的小信号电压增益是相同的：

结果，（5）和（7）给我们提供了平衡状态下的最大的小信号电压增益的下界是

最后一个输出CML缓冲器的漏电阻Rdn由阻抗匹配接合线特点的系列阻抗决定。最后一级驱动器的Issn通过使用输出差分电压幅摆和Rd计算。最后一级CML驱动器中唯一剩下的参数是源耦合晶体管对的W/L，可以从最后一级CML缓冲器利用常规的模式分析获得。如果共模输入电压在（1）允许的范围中，那么尾电流将同样可分为两个分支的差分阶段，

Vink,cm是缓冲器链中第k个驱动器的共模输入电压。Vink,cm由前一级的输出共模电压决定。（9）中的不相等保证了尾电流在饱和区。考虑到有差分电压常量摆幅的缓冲器链，第k个CML缓冲器的晶体管对的最大的W/L可以通过（10）计算：

在（10）中，RdIss是一个CML缓冲器链的差分输出幅摆常量。

如上所述，在CML缓冲器链中，最低延时可以通过除以同样多的各级的延时获得。然而，问题是需要多少缓冲器来达到最佳的延时。要回答这个问题，要首先推导CML缓冲器链中一个任意选择的CML阶段的传播延时。图8显示了一个N阶结构中第k阶通过电容驱动另一个CML有利于延时的计算。

图8中共同节点Sk+1与电压变化[10]相比经历了双频率变化。第k+1阶的门终端输入电容比门源电容Ggs,k+1略小。忽略CMOS器件的通道长度，并假设第k+1阶的门终端具有完全差分电压，各个门终端的电流-电压关系为：

方程（11）指出，差分对的大信号输入阻抗可以使用非线性的依赖电压的有效电容定义。这种有效的输入电容的值是输入电压的功能，从而随时间变化的。假设振幅为Vin,max的正弦输入，这种有效的电容的时间平均计算公式如下：

事实上，它很容易表明第k+1阶的输入门终端的输入电容小于Cgs,k+1。这突出了在高频率时差分对与静态CMOS反相器相比的优势。

第k阶的50%延时是：

作为一个概括的单级延迟计算，考虑一个使用特性阻抗为Z0的无损传输线的CML缓冲区链。假设最后一级CML线路驱动器的晶体管对栅极宽高比比第一级大X倍。可以很容易地计算缓冲区链的总传播延迟：

有趣的是，延迟和若干阶段（或锥因素）之间的功能依赖是类似[13]首次提出在一个CMOS缓冲器链之一。事实证明，最佳数量是以下的数值解：

为了进一步提高带宽（减少延迟），中间阶段（最后阶段）使用图9说明的电感峰值。

此外，通过包含电阻的分支的延迟漏电阻串联电感电流的流动，使更多的电流充电设备电容，减少了上升和下降时间。从另一个角度来看，串联负载电容的电感在CML的传递函数中引入零，这有助于抵消由于寄生电容产生的滚降。对于任何中间CML阶段，电感的优化值很容易获得。由于每个CML阶段被交叉连接的电容抵消，等效半电路模型对应图10（a）中电路相应的中间级。

图所示的等效电路图10（b）是一个二阶电路，表现出其幅度响应过冲。一个简单的计算表明，以实现最平坦的频率响应，我们必须有[12]

导致带宽约比[12]情况下增加了1.7倍多。电感值缩放和漏电阻相同的锥度因素，保持了每个阶段一个常量延时。

5.设备不匹配

在第三节和第四节进行了分析，假设所有的设备都是相同的匹配。在制造过程中的错误做法，会引进设备不匹配。不匹配造成三大影响电路的性能，特别是CML缓冲器[10]：（1）直流偏移;（2）有限偶阶失真;（3）降低共模抑制。 [10]中可以找到关于这些影响的每个细节。

着眼于图7和9显示的多级锥形CML缓冲器，直流偏移的最大影响是驱使锥形CML缓冲器后面阶段中运行的晶体管进入三极管区域。这一观察表明，锥形缓冲器的最后阶段暴露出比第一阶段更加严重的性能下降。例如，一个N阶锥形CML缓冲器的第M阶CML的输入失调电压被加到前面阶段的失调电压的放大复本：

Vos,ink代表第k阶的输入失调电压，Av,i是第i阶的小信号电压增益。

在这一点上，我们建立一个偏移和设备噪声之间的比喻。在集成电路的噪声分析中，电路中的所有噪声源的影响被返回到输入中，被称为输入参考噪声源[10]。

输入参考噪声源显示输入信号电路的噪声损坏多少。另一方面，输出参考噪声不会允许公平比较不同电路的性能，因为它取决于增益（见[10]）。

类似设备噪声分析，N阶锥形缓冲器链的总体偏移电压被返回到输入并由一个电压源表示，

有趣的是，（18）类似于Friis方程[14]提出了电子系统的整体级联噪声系数。

第四节的讨论表明所有CML阶段的电压增益是相同的，简化（18）：

输入失调电压与平衡过载电压成正比，晶体管尺寸不匹配，负载电阻不匹配[10]。该阶段的数量取决于（15），不能更改。方程（19）规定的输入参考噪声电压与电压增益成反比。一个有效的减少失调电压的办法就是把电压增益设为其最大允许的值，同时确保（9）将得到

满足。

锥形CML缓冲器的尾电流使用镜电流设计。晶体管不匹配导致[10]中的电流不匹配。这个电流不匹配和尾电流的W/L成反比，这为电流镜中晶体管的参考尺寸设置了设计约束。

如前所述，设备不匹配导致了各个CML阶段的共模排斥减少。事实上，降低了CML缓冲器的优越性能，因为串扰噪声转换为差分输出组件，扭曲了输出差分信号。此外，由于MOS器件的寄生电容[0]，共模和差模转换增益随着频率增加。在一个锥形CML缓冲器链中，随后面CML级的偏置电流被放大，漏电阻缩小。有趣的是，这些现象都导致共模差模转换增益减少。

6.超高速锁存器设计

一个CML锁存器由输入跟踪阶段MN1和MN2组成，利用监测跟踪数据变化和交叉耦合再生对来存储数据。图11演示了一个CMOS CML锁存电路。

跟踪和锁存模式由输入到差分对MN5和MN6的时钟信号决定.当时钟信号Vclk是高电平，尾电流Iss完全流入跟踪电路MN5和MN6，于是允许Vout跟踪Vin。在锁存模式下，Vclk是低电平，跟踪阶段停止，而锁存器允许在输出端保存数据。

和CML缓冲器一样，CML锁存器以相对较小的电压幅摆运行，就是2Vthn。图11允许我们实现高速锁存电路。然而，图11中的锁存器的设计也有一些缺点，当电路用0.18um CMOS技术实现时，在非常高的数据速率下会导致一个完全的操作失败。主要的限制是一个单一的尾电流被用于跟踪和锁存电路。因此，跟踪和锁存电路的偏置密切相关。这将限制使得锁存器可靠工作的晶体管的尺寸。在超高速数据传输速率下，晶体管的寄生电容MN1和MN2，降低了跟踪操作的最小小信号增益。于是，尾电流必须足够高，以实现更广泛和更大的跨导的线性范围。另一方面，在超高频率下，锁存电路并不需要大的偏置电流。

观察图12，跟踪阶段和锁存阶段分别优化超高速下正确的锁存阶段。注意到让耦合源对晶体管获得大的增益是重要的。这可以通过对每个交叉耦合对的晶体管取一个较大的W/L 来获得。然而，这种技术大大限制了驱动能力。于是CML锁存器后面跟了一个CML缓冲器来恢复逻辑电平。

还有一个潜在的问题导致了所提出的电路和传统对口的限制。在每个锁存器从放大模式过渡到锁存模式时，交叉耦合对的尾电流必须首先给交叉耦合对的电容充电，因为它开始吸收输出节点X，Y的电流并改变了逻辑状态。这将提高锁存器正常工作的最低时钟周期。

另一种电路如图13所示，锁存器晶体管总是吸收来自节点X和Y的电流，没有必要在锁存阶段建立充电。图13的电路有几个好处。

首先，图13中的新的CML锁存器电路并不遭受时钟晶体管的漏电流尖峰。当输入时钟信号为高电平的时候，通过研究跟踪模式下的电路使得这种现象更加明显。追踪间隔器件，晶体管MN7会吸收部分尾电流并减少电流尖峰。另一方面，交叉耦合对MN3-MN4总是启用，所以在从跟踪模式到锁存模式的转换期间并没有电流尖峰。在6.4节实验验证上述观察。

其次，跟踪模式期间一个启用的交叉耦合对直接导致了节点X和Y的输出电压的上升和下降时间减少。交叉耦合对具有负电阻，降低节点X和Y上的等效电阻，从而降低输出电压

的上升和下降时间。

然而，这种新的锁存电路比图11和12中的电路耗费了更多的功率。

7.实验结果

在本节中，通过对单个和多个缓冲器阶段进行实验来评价CML缓冲器的性能。通过实验来显示在20GHz数据速率下图12和13所示的新型CML锁存器的性能。首先，对比CML 缓冲器和CMOS反相器的噪声易感性。下一步，对CML缓冲器链进行HSPICE仿真验证（15）的准确性。最后，图12和13所示的锁存电路和图11中传统的CML锁存器进行对比。A．噪声性能

一个CML缓冲器相比传统的CMOS反相器具有优越的噪声性能，特别是因为环境噪声源（例如，串音，接地噪声）作为共模信号出现。这将通过执行下列实验验证。

首先串扰噪声用彼此接近的并行互连模拟，如图14（a）和（b）所示。

我们进行性能比较，先是CMOS反相器，然后是CML缓冲器的耦合互连输出[图14（a）和（b）]。为了突出CML缓冲器的噪声性能的优越性，图14中间的线由CMOS反相器驱动。这条线及周边线加上噪声是相同的，具有大振幅。CMOS反相器的信号频率是 3.3GHz，而CML缓冲器是3.5GHz。因此，这个实验也显示CML缓冲器中存在谐波失真性能。所有电路使用0.18um标准CMOS设计。

图15（a）和（b）分别显示了CMOS反相器和CML缓冲器的输出信号。实验显示了噪声波动和电压波形相位偏移180度的最坏情况。图15（a）中前两条曲线曲线显示了CMOS 反相器的输入和输出电压波形。第三条曲线显示了最后一个反相器阶段的输出。相似的，图15（b）第一条曲线显示了第一个CML缓冲器的输入端的两个输入。第二条曲线显示传输线输出端的输出。第三条曲线显示最后一级CML的输出。

观察图15（a），图14（a）中CMOS反相器的输出电压并不具有轨到轨摆幅，因为其他相邻线的串扰噪声。事实上，这种CMOS反相器无法产生逻辑电平低。另一方面，在有相邻线的耦合噪声的情况下CML缓冲器的功能保持不变，如图15（b）。

在电源/地噪声存在的情况下，CML缓冲器显示了比CMOS反相器更好的性能。电源和

地线噪声对差分输出电压有很小的不利影响。图16模拟实际情况，用片上采用分布式RC 电路的电源和地线。芯片封装接口寄生包括接合线和封装轨迹。驱动片负载的静态CMOS 反相器产生电源/地波动。图17（a）和（c）显示片上的源/地波形，CML缓冲器的单端输出和差分输出。差分结构是能够过滤共模噪声并产生一个准确的差分输出，最高约为0.4 V。

B．锥形CML缓冲器实验

类似CMOS锥形缓冲器，单个CML缓冲器并不足以驱动片负载。然而，CML锥形缓冲器比CMOS锥形缓冲器有更多的设计。CML缓冲器保证有一个优越的高频性能，只要考虑第三节解释的设计准则。

图18（a）显示了对于不同X值的数量的CML级联的传播延时，X是片外负载和第一个预驱动器的负载阻抗之间的比例。缓冲器阶段的最佳数目介于3和4之间。就阶数而言，CML 锥形缓冲器和CMOS锥形缓冲器的延时几乎是相同的。然而，对于一个给定值，CML缓冲器链的总的延时比CMOS缓冲器链要少。请记住，CMOS反相器的50%延时和nMOS以及

pMOS的跨导参数成反比，和负载电容[1]成正比。根据（13），CML缓冲器的传播延时和负载电容以及漏电阻成正比。pMOS晶体管较大的阈值电压和较低的漂移速度导致使用相同尺寸的晶体管时，CMOS反相器的延时比CML缓冲器大。

C．电感峰值

电感峰值，被提出作为加速缓冲区响应的高效率和简单的电路技术。

图19（b）和（c）分别证明了有和没有感性峰值的CML缓冲器的输出电压。电感值是2nH，信号频率是5GHz运行于SONER/SDH OC-48。由于电感的存在，CML缓冲器的输出电压有较大的振幅和更快的上升下降时间。

D．CML锁存器

通过分别纳入这些数据输入速率为20Gb/s和时钟信号半速率为10Gb/s的超高速触发器来比较锁存电路的性能。实际输出是20Gb/s数据流解复用得到的10Gb/s数据流。四个锁存器用来建立双边沿触发触发器。触发器的第一个锁存器驱动一个锁存器，而第二个驱动一个CML缓冲器。为了执行一个有意义的比较，所有的锁存器按相同的电平，晶体管尺寸和漏电阻设计。图12的锁存器电路在超高数据输入频率与图11的相比有更好的性能。图20和21分别显示了在20GHz数据率时由图11和12所示的锁存器电路构成的主从触发器的输出。由传统CML锁存器构成的触发器的输出节点产生较大振铃，会导致操作错误。振铃会大幅减少由图12所示锁存器构成的触发器的输出电压。另外，输出信号瞬变比传统触发器小。图22显示了基于图13的锁存电路的触发器的输出电压。无论（20）还是（21），输出电压

都显示更小的上升和下降时间并且过渡边缘清晰。

如第五节所述，图13的锁存电路也减少了尾电流的电流尖峰。这个观察被对应于图11-13锁存电路的图23-25电流波形的比较证实。图11锁存器的尾电流MNn5-MNn6和图12锁存器的尾电流MNn5，MNn8显示了尖峰，而图13锁存器的尾电流MNn5和MNn8并没有任何尖峰。

8.总结

在本文中，我们调查了CML缓冲器和锁存器设计的重要难题。提出了一个系统设计锥形CML缓冲器链的设计过程。我们证明了在有环境噪声源的情况下CML缓冲器的差分结构使得它的功能更加强大。介绍了两个新的20GHz的再生锁存电路。实验结果表明，新的锁存器结构相比传统的CML锁存电路有更好的性能。通过实验和有效的模型分析，它也表明，为什么CML缓冲器在高速低压应用方面比CMOS反相器更好。